短波軟件無線電通信系統(tǒng)中的DSP技術(shù)
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隨著無線通信頻段的升高，由于受硬件器件的制約，在實(shí)現(xiàn)理想軟件無線電過程中，有兩種演進(jìn)結(jié)構(gòu)即中頻數(shù)字化軟件無線電結(jié)構(gòu)和基帶數(shù)字化軟件無線電結(jié)構(gòu)。本文詳細(xì)討論一種采用中頻數(shù)字化軟件無線電結(jié)構(gòu)的實(shí)用短波軟件無線電接收機(jī)中的數(shù)字信號處理技術(shù)。
1 短波軟件無線電接收機(jī)的硬件組成
短波軟件無線電接收機(jī)的硬件組成如圖1所示。
圖中射頻轉(zhuǎn)換模塊（RF）包括2個(gè)混頻器和相應(yīng)的模擬濾波器，以產(chǎn)生合適的中頻寬帶信號；模／數(shù)轉(zhuǎn)換部分，采用了二中頻并行A／D轉(zhuǎn)換方案，所選芯片為AD9240；數(shù)字信號處理模塊中的數(shù)字下變頻部分，其完成的功能主要有：下變頻、濾除帶外噪聲、降低采樣率等。主要指標(biāo)有動(dòng)態(tài)范圍、抽取濾波器的性能、頻率分辨率和輸出信號的精度等。所選芯片為Harris公司生產(chǎn)的HSP50016； 數(shù)字信號處理模塊中的數(shù)字信號處理部分，主要完成信息解調(diào)、控制射頻前端和接收面板CPU的控制信號等任務(wù)。我們要求該部分的微處理器芯片速度快、精度高及具有較多便捷的信息傳輸通路和通信端口。所選芯片為TI公司生產(chǎn)的TMS320C31。信號接收過程為：天線接收到的高頻信號(15 kHz~30 MHz)以后，與可調(diào)本地振蕩器(LO1頻率為：62.5~92.5 MHz)相混頻，得到期望的第一中頻信號(62.5 MHz)，再與本地固定振蕩器(LO2頻率為：62.5 MHz) 混頻產(chǎn)生第二中頻信號(2.5 MHz)。然后對此中頻信號用10 MHz的采樣率進(jìn)行A／D并行采樣，采樣后的數(shù)字信號處理采用專門數(shù)字處理器件HSP50016和通用DSP芯片（TMS320C31）聯(lián)合處理方式，在數(shù)字信號處理模塊，先采用數(shù)字下變頻器HSP50016對該數(shù)字信號進(jìn)行下變頻、抽取，得到正交的2路I，Q號，然后再根據(jù)面板發(fā)出的解調(diào)方式來對信號進(jìn)行解調(diào)及信號分析等。解調(diào)后把信號送往D／A口，對FSK調(diào)制方式來說，解調(diào)后信號直接送出數(shù)據(jù)(DATA)。
2 短波軟件無線電接收機(jī)中的數(shù)字信號處理
2.1 數(shù)據(jù)流的輸入
參見圖1，在中頻2.5 MHz上以10 MHz的采樣率fs完成量化后，其14位的并行數(shù)據(jù)進(jìn)入數(shù)字下變頻器HSP50016，HSP50016把fs=10 MHz的14位并行數(shù)據(jù)變?yōu)?4位的fs=39062.5 Hz的行數(shù)據(jù)送到DSP的串行口。在DSP里，通過串口中斷接收這些數(shù)據(jù)。數(shù)據(jù)輸出時(shí)，DSP將處理后的上、下邊帶信號以fs=39062.5 Hz采樣率分別送往各自的D／A。
HSP50016輸出數(shù)據(jù)的格式為先I后Q，循環(huán)如此，每對數(shù)據(jù)的發(fā)送率是39.0625 kHz(T=25.6 s)。UDSP是通過串口中斷取得這些數(shù)據(jù)的。這就產(chǎn)生一個(gè)問題：UDSP怎么知道當(dāng)前取到的數(shù)據(jù)是I還是Q呢?
通過對HSP50016的分析，我們知道，I，Q信號并非各占T／2。HSP50016發(fā)送I或Q所需時(shí)間是由串口時(shí)鐘及數(shù)據(jù)長度決定的。我們定義HSP50016的串口時(shí)鐘為5 MHz(不能定義為2.5MHz，因?yàn)樾盘柕闹行念l率為2.5 MHz ，而串口時(shí)鐘的幅度較大，這樣會(huì)有一部分時(shí)鐘信號滲漏到信號中，從而使解調(diào)的質(zhì)量大大下降。)，數(shù)據(jù)長度為24位，加上起始及停止位，共26位。
這樣發(fā)送I所需時(shí)間為：
HSP50016發(fā)送I，Q數(shù)據(jù)與C31中斷及定時(shí)器計(jì)數(shù)值之間的時(shí)序關(guān)系如圖2所示。
圖2(a)是HSP50016發(fā)送I，Q數(shù)據(jù)的順序及時(shí)寬。
圖2(b)是HSP50016發(fā)送I，Q數(shù)據(jù)的具體過程。
圖2(c)是DSP串口的接收過程及串口中斷的發(fā)出時(shí)機(jī)。
圖2(d)表示DSP響應(yīng)串口中斷的過程及在I，Q中斷期間定時(shí)器的記數(shù)情況。
根據(jù)式(1)及圖2所表示的邏輯關(guān)系，我們只要在程序中設(shè)置一個(gè)定時(shí)器即可區(qū)分出I或Q信號。設(shè)定時(shí)器采用C31內(nèi)部時(shí)鐘(C31的工作頻率為60 MHz)，即計(jì)數(shù)頻率為15 MHz，則發(fā)送I時(shí)可計(jì)數(shù)：
5.2×15=78個(gè) (2)
而發(fā)送Q可計(jì)數(shù)：
20.4×15=306個(gè) (3)
由式(2)、式(3)可得，當(dāng)計(jì)數(shù)值＞200時(shí)，此時(shí)發(fā)送的數(shù)據(jù)為I(實(shí)際值應(yīng)該在306左右)；反之則為Q。
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