工作良好的單穩(wěn)態(tài)設計基于LVDS接收器

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當存在大量的獨立供應商時，設計工作良好的單穩(wěn)態(tài)多頻振蕩器比較容易，即使是設計由5V單電源供電的穩(wěn)態(tài)多頻振蕩器也只算一個中等難度的挑戰(zhàn)。但設計工作在3.3V、性能良好的單穩(wěn)態(tài)多頻振蕩器則要困難一些。CMOS閾值的變化使它們無法精確定時；另外，有限的電壓“凈空”使得在單片集成電路元件的環(huán)境外部，設計一個好的基準電壓和比較電路非常困難。

然而，新的器件使原有的工作可用于新環(huán)境中。這個單穩(wěn)態(tài)多頻振蕩器利用低電壓差分信號(LVDS)接收器來實現(xiàn)采用其它方法難以實現(xiàn)的比較器功能。

圖1是單穩(wěn)態(tài)多頻振蕩器的基本電路，其中A1為LVDS接收器。負輸入脈沖使U1輸出下降，從而使Q1截止，并且由于C1通過R1放電，發(fā)射極的電壓下降。與此同時，R2和R3連接處的電壓階躍下降。

因為此時的階躍電壓低于Q1的發(fā)射極電壓，所以A1通過U1保持輸出電壓，使其比輸入脈沖的上升沿滯后。當Q1的發(fā)射極電壓下降到階躍波形的底部時，A1的輸出上升，輸出脈沖終止。如果R2和R3的分壓比大約為38%，則輸出脈沖的持續(xù)時間約為R1C1。D1被用來補償Q1的VBE。C1的固定端可以接地，但這樣會導致大的瞬間復位電流流通過電源。

圖1：對采用慢速晶體管、輸出持續(xù)時間長的要求來說，LVDS接收器(A1)可為3.3V系統(tǒng)產生性能良好的單穩(wěn)態(tài)電路。

圖1采用低速晶體管，可滿足輸出持續(xù)時間長的要求。然而，若要求輸出持續(xù)時間短，則需要改進電路(如圖2所示)。持續(xù)時間短的輸出需要快速晶體管，其中許多快速晶體管都會振蕩，并且用封裝作為諧振腔，除非引入的損耗大小合適。

R1a穩(wěn)定Q1并限制復位電流，R2a則被加到R2中以對R1a的壓降進行補償。由于大多數(shù)信號二極管不能很好地與高速晶體管匹配，所以用Q2代替D1。但Q2不能簡單地接二極管，因而需要R4以防發(fā)生振蕩。將U1分成兩個與非門非常方便，它提供反相輸出，對穩(wěn)定Q2中的電流很有用。

理論上，這種電路的其它幾種配置也是可行的，但大多數(shù)LVDS接收器包括“自動防故障(fail-safe)”功能，即在輸入和輸出之間有一個隱含的AND門。使該電路具有隱含的AND門功能，將消除許多可能有用的配置。

圖2：經(jīng)過改進的電路可滿足輸出持續(xù)時間短的要求。

圖3是用于Spice仿真并已實現(xiàn)原型的實際原理圖。U1以前沒有被用到的部分，在輸入的上升沿產生短的輸入脈沖。R2a被并入R2，并增加C3以對寄生電容(CS)進行補償。

使階躍的上升速度總是比斜坡復位快非常有必要，這樣可避免在比較器輸出的上升沿出現(xiàn)皺褶。C3的值約為11pF，實際值取決于設計。當電容分壓比等于電阻分壓比時，階躍分壓器輸出的頂部將被削平，就像我們補償示波器探針時一樣。

R1a限制該單穩(wěn)態(tài)設計無需改變脈沖寬度便可被重復觸發(fā)的速度。在原型中，可將R1a減少25%，而此時波形上的皺褶并不很嚴重。在Q1的端接上增加其它一些小電阻可進一步減小R1a，從而最終縮短復位時間。

圖3：實際原型電路的原理圖，其輸出脈沖的持續(xù)時間為93ns，并在25C至50C的溫度范圍內無變化。

對原型進行從25C至50C的溫度測試。在此范圍內，100MHz的模擬示波器沒有出現(xiàn)脈沖寬度的變化，而1ns的變化對該示波器來說非常明顯。在測試溫度范圍內，波形沒有發(fā)生變化。

輸出波形如同U1的管腳8、A1的管腳7、U1的管腳11或所有這些管腳上的波形一樣，提供輸出脈沖的兩個極性。

采用給出的值，該電路理論上能產生93ns的輸出脈沖寬度。時間常數(shù)等于R1C1，由于有源器件的傳輸延遲而有所增大，若持續(xù)時間更長，則延遲作用將被削弱。