基于PI控制的全數(shù)字鎖相環(huán)設(shè)計
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2 全數(shù)字鎖相環(huán)的設(shè)計和軟件仿真
依據(jù)圖1鎖相環(huán)系統(tǒng)的結(jié)構(gòu)，利用Altera公司的QuartusⅡ設(shè)計軟件，采用自頂向下的模塊化設(shè)計方法，用VHDL對全數(shù)字鎖相環(huán)的各個部件分別進行編程設(shè)計，然后對該系統(tǒng)做綜合設(shè)計和仿真。最后，采用Altera公司的Cyclone系列的FPGA器件實現(xiàn)了鎖相環(huán)系統(tǒng)的硬件功能。圖3為QuartusⅡ軟件設(shè)計的基于PI控制的二階全數(shù)字鎖相環(huán)的電路原理圖。此鎖相環(huán)電路原理圖由D觸發(fā)器、雙D觸發(fā)器鑒相器(FPD)、數(shù)字環(huán)路濾波器(DLF)、數(shù)控振蕩器(DCO)和鎖定檢測模塊組成。D觸發(fā)器起到延時作用，使得輸入信號與DCO的輸出信號同步。FPD的作用是比較輸入與輸出矩形信號的前沿，并產(chǎn)生超前／滯后的標志信號和頻率／相位誤差序列。DLF中的周期性歸零可逆計數(shù)器和不歸零可逆計數(shù)器根據(jù)頻率／相位誤差序列生成比例積分控制信號，即DCO的低位控制字。DCO可根據(jù)高位控制字和低位控制字的變化自動調(diào)節(jié)其輸出信號的頻率。鎖定檢測模塊根據(jù)頻率／相位誤差來判定系統(tǒng)是否已經(jīng)鎖定，并發(fā)出相應(yīng)的鎖定標志信號。本鎖相環(huán)系統(tǒng)的設(shè)計參數(shù)如下：DLF內(nèi)周期性歸零可逆計數(shù)器和不歸零可逆計數(shù)器的位長為14位；DCO中累加器的位長為28位，系統(tǒng)高速時鐘頻率clkin為1．25 MHz，比例積分控制碼組G的字長為14位，自由振蕩頻率f0控制碼組C的字長為14位。圖4為輸入信號F_ref=1．28 kHz的時序仿真圖，鎖頻時間T=10．62 ms。圖5為輸入信號F_ref= 2．5 kHz的時序仿真圖，鎖頻時間T=5．43 ms。本文引用地址：http://www.ex-cimer.com/article/159407.htm
圖6為輸入信號F_ref=10 kHz的時序仿真圖，鎖頻時間T=874．86 μs；圖7為輸入信號F_ref由10 kHz跳變到2．5 kHz時的時序仿真圖；圖中clkin為系統(tǒng)時鐘，RST為系統(tǒng)復(fù)位信號，F(xiàn)_ref為輸入信號，F(xiàn)_out為輸出信號，EN為使能計數(shù)控制信號，LOAD為置數(shù)控制信號，BH為數(shù)控振蕩器高位控制字，G為數(shù)控振蕩器低位控制字，K1，K2為數(shù)字環(huán)路濾波器的預(yù)置數(shù)。通過對所設(shè)計的全數(shù)字鎖相環(huán)的時序仿真圖可以看出：適當?shù)卣{(diào)節(jié)參數(shù)BH，K1和K2，鎖相環(huán)能夠鎖定不同頻率的輸入信號。而且，該系統(tǒng)具有一定的自適應(yīng)的特性，對頻率發(fā)生跳變的輸入信號也能夠?qū)崿F(xiàn)快速跟蹤。
3 結(jié)語
實驗表明：該鎖相環(huán)在一定的頻率范圍內(nèi)能較快的鎖定輸入信號，在15個輸入信號周期內(nèi)環(huán)路就進入鎖定狀態(tài)，相位抖動小于輸出信號周期的5％。該全數(shù)字鎖相環(huán)具有電路結(jié)構(gòu)簡單，鎖定速度快，易于集成等特點?？刹捎肰HDL語言完成系統(tǒng)設(shè)計，使用EDA軟件進行綜合仿真，并可制成片內(nèi)鎖相環(huán)。
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