基于AD9854的雷達信號源設計與實現(xiàn)
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4 FPGA實現(xiàn)
4．1 FPGA設計概述
FPGA用于建立與DDS芯片(AD9854)，F(xiàn)LASH(E28F128J3A)以及SRAM(IS61LV10248)之間的聯(lián)系，主要負責以下兩個方面：
(1)發(fā)送DDS控制字并控制DDS芯片的時序；
(2)控制存儲芯片的時序，并發(fā)送或讀取所要存儲的波形數(shù)據(jù)。FPGA內(nèi)部采用原理圖和Verilog HDL相結(jié)合的方式進行軟件設計。
下面重點介紹DDS控制部分的實現(xiàn)。
4．2 DDS控制模塊
DDS控制模塊負責讀取片內(nèi)雙口RAM中的DDS控制字，并將AD9854的時序?qū)懭隓DS芯片，控制DDS的工作。
DDS控制模塊在每次寫AD9854控制字之前先對RAM發(fā)出讀使能，同時給出讀地址，讀取當前控制字，然后按照時序要求寫入DDS芯片。Quartus中仿真的時序圖如圖4所示。本文引用地址：http://www.ex-cimer.com/article/161133.htm
以下將介紹控制AD9854，的流程。
首先對AD9854進行復位，F(xiàn)PGA發(fā)送高電平給AD9854第71管腳，高電平持續(xù)的時間長度要超過20個周期的AD9854采樣時鐘。復位信號使AD9854的所有寄存器恢復到默認狀態(tài)。需要注意的是，復位信號的長度必須滿足一定的要求，否則在實際操作中可能會出現(xiàn)錯誤。
當FPGA接收到外部發(fā)送的觸發(fā)信號以后，DDS控制模塊就開始工作了。首先從雙口RAM中讀取波形數(shù)據(jù)，包括起始頻率(FTW)，增量頻率字(DFW)，斜率時鐘(RRC)以及控制信號。DDS控制模塊給雙口RAM送讀使能和讀地址，然后把雙口RAM中的數(shù)據(jù)讀到數(shù)據(jù)選擇模塊中。之后接收波形模式選擇信號。這個信號是三位二進制數(shù)，總共有8種工作模式，總的來說分為工作模式和測試模式。當系統(tǒng)為工作模式的時候，該系統(tǒng)就是雷達發(fā)射機的中頻信號模塊。在工作模式下，該中頻信號模塊能發(fā)射4種模式的波形：時寬是0．2μs的正弦波，時寬為5μs的線性調(diào)頻波，時寬為30μs的線性調(diào)頻波和時寬80μs的線性調(diào)頻波。當發(fā)射信號為時寬是0．2μs的正弦波或時寬為5μs的線性調(diào)頻波時，對近區(qū)的目標進行搜索；當發(fā)射信號是時寬為30μs的線性調(diào)頻波時，對中區(qū)的目標進行搜索；當發(fā)射信號為時寬為80μs的線性調(diào)頻波時，對遠區(qū)的目標進行搜索。當系統(tǒng)為測試模式的時候，也分為時寬為0．2μs，5μs，30μs，80μs這4種模式的信號，但是當信號時寬為0．2μs時，信號中加入了多普勒頻率，這樣就為信號處理機檢測測速單元提供了方便。該系統(tǒng)為測試模式時主要且模擬雷達回波信號的作用。如圖5所示。
當接收到模式選擇信號以后，DDS控制模塊開始給AD9854送數(shù)據(jù)。這時，F(xiàn)PGA給AD9854傳送的數(shù)據(jù)都保存在I／O緩存區(qū)內(nèi)。接著，F(xiàn)PGA就給AD9854發(fā)送update clock。這樣，I／O緩存區(qū)內(nèi)的數(shù)據(jù)就送入AD9854的寄存器中，AD9854開始產(chǎn)生信號。最后，給AD9854的控制寄存器地址為1F的第七位送高電平，這樣就把信號清零，從而產(chǎn)生了脈沖信號。
5 系統(tǒng)測試
5．1 系統(tǒng)測試框圖
根據(jù)該設計系統(tǒng)的設計思想和工作原理，結(jié)合系統(tǒng)測試指標要求，提出系統(tǒng)測試方案和使用儀器。測試儀表主要包括信號源、頻譜儀、萬用表、電源、示波器等。
按照框圖連接測試儀表，設置直流電源輸出電壓為±5 V，通過相應接口送入雷達信號產(chǎn)生器的電源接口。設置信號源，輸出中心頻率為30 MHz，功率為(0±1)dBm線性調(diào)頻波。測試時雷達信號產(chǎn)生器工作于外觸發(fā)模式下，當接收到外部觸發(fā)信號時開始產(chǎn)生波形。雷達信號源的信號送入示波器(泰克的DPO4104)，測試信號的時域參數(shù)，包括時寬，幅度，脈沖前后沿，本底噪聲等。雷達信號源的信號送入頻譜儀(羅德與施瓦茨的頻譜儀FSMR)測試信號的頻域參數(shù)，包括信號的頻率、帶寬、諧波和帶內(nèi)雜散等。
系統(tǒng)測試框圖如圖6所示。
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