基于Spartan-6的16路高速串行傳輸?shù)脑O(shè)計(jì)與實(shí)現(xiàn)
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2．2 OSERDES
同樣，每一款Spartan-6型號(hào)FPGA的IOB的輸出SerDes都可以用OSERDES2源語來實(shí)例化。其結(jié)構(gòu)和源語操作方式以及轉(zhuǎn)換速率比與ISER-DES2源語類似，在SDR模式下，可以實(shí)現(xiàn)1bit串行數(shù)據(jù)到生成2、3、4bit的并行數(shù)據(jù)的轉(zhuǎn)換；在差分輸出方式下，可以實(shí)現(xiàn)1bit串行數(shù)據(jù)到5、6、7及8bit并行數(shù)據(jù)的轉(zhuǎn)換。下圖為OSERDES2模塊以8：1的轉(zhuǎn)換率配置下差分輸出的級(jí)聯(lián)圖。
圖3 OSERDES 8：1差分輸出級(jí)聯(lián)拓?fù)鋱D本文引用地址：http://www.ex-cimer.com/article/162171.htm
當(dāng)兩個(gè)OSERDES2級(jí)聯(lián)時(shí)，其中一個(gè)是主模式，一個(gè)是從模式，表2顯示了兩個(gè)OSERDES2源語級(jí)聯(lián)時(shí)的數(shù)據(jù)位高低連接方式
3 Spartan-6的1 6路高速串行傳輸的設(shè)計(jì)
兩片XC6SLX150 FPGA之間以16路高速數(shù)據(jù)相互通信，其中還需要一路源同步時(shí)鐘，一路標(biāo)志信號(hào)用來使能片間數(shù)據(jù)的收發(fā)控制，每片F(xiàn)PGA需要一個(gè)400MHz的時(shí)鐘輸入作為高速數(shù)據(jù)發(fā)送時(shí)鐘。其基本的發(fā)送拓?fù)鋱D如下：
接收時(shí)鐘直接使用源同步時(shí)鐘，發(fā)送時(shí)鐘采用輸入到FPGA的400MHz的時(shí)鐘。接收的數(shù)據(jù)送到一個(gè)128×1024的fifo中，然后進(jìn)行處理，將數(shù)據(jù)送到發(fā)送模塊，發(fā)送給相連的FPGA中，另一片F(xiàn)PGA做同樣的處理。
3．1 發(fā)送模塊
發(fā)送模塊采用輸入到FPGA的400MHz的時(shí)鐘作為發(fā)送時(shí)鐘源，首先經(jīng)BUFI02后送入PLL，產(chǎn)生一個(gè)800MHz的采樣發(fā)送時(shí)鐘和一個(gè)100MHz的FPGA內(nèi)部邏輯時(shí)鐘，再通過一個(gè)BUFPLL驅(qū)動(dòng)用于后續(xù)的邏輯。發(fā)送時(shí)鐘的產(chǎn)生模塊如圖5所示。
評(píng)論