基于門(mén)控時(shí)鐘的低功耗電路實(shí)現(xiàn)方案

　　2　門(mén)控時(shí)鐘的物理實(shí)現(xiàn)

　　電路在功能仿真通過(guò)后，開(kāi)始進(jìn)行寄存器級(jí)綜合。采用高閾值標(biāo)準(zhǔn)單元庫(kù)和多級(jí)門(mén)控時(shí)鐘技術(shù)相結(jié)合，在RTL階段插入門(mén)控時(shí)鐘單元，并在布局布線(xiàn)時(shí)在IC Comp iler中進(jìn)行了基于門(mén)控時(shí)鐘的布局布線(xiàn)優(yōu)化，布局布線(xiàn)正確完成仿真通過(guò)后，在PT中做靜態(tài)時(shí)序分析并進(jìn)行最終的功耗分析。以下分三個(gè)部分講述。

　　2. 1　時(shí)鐘門(mén)控的RTL級(jí)實(shí)現(xiàn)

　　在RTL級(jí)，門(mén)控時(shí)鐘的實(shí)現(xiàn)不需要對(duì)設(shè)計(jì)本身進(jìn)行修改，而只需在綜合腳本中加入一些控制項(xiàng)。

　　本文采用多級(jí)門(mén)控時(shí)鐘，相關(guān)的腳本如圖3 所示。

　　圖中，傳統(tǒng)的綜合流程用實(shí)線(xiàn)標(biāo)出。虛線(xiàn)部分為門(mén)控時(shí)鐘的操作。

　　控制項(xiàng)set_clock_gating_ STyle是門(mén)控時(shí)鐘的核心。它的參數(shù)大小決定門(mén)控時(shí)鐘的質(zhì)量，對(duì)功耗的優(yōu)化效果和對(duì)CTS的影響。目前尚無(wú)完備的體系介紹如何設(shè)置控制項(xiàng)以使門(mén)控效果達(dá)到最優(yōu)。本設(shè)計(jì)中有以下各個(gè)參數(shù)的設(shè)置方法。

圖3　門(mén)控時(shí)鐘的基本描述

　　首先確定時(shí)序單元的類(lèi)型。為了避免非Latch單元易產(chǎn)生毛刺的缺點(diǎn)，此處選定時(shí)序單元的類(lèi)型為L(zhǎng)atch。由于庫(kù)中提供基于鎖存器的門(mén)控單元，固正邊沿邏輯positive_edge_ logic采用工藝庫(kù)提供的專(zhuān)用單元。采用集成單元的優(yōu)勢(shì)在于不僅不需要設(shè)置門(mén)控單元輸入端建立時(shí)間和保持時(shí)間，因?yàn)榧蓡卧臅r(shí)序信息在單元庫(kù)中已有說(shuō)明，而且有效緩解了插入門(mén)控單元對(duì)延時(shí)帶來(lái)的不利影響。以下重點(diǎn)闡述實(shí)驗(yàn)中bitwIDTh， fanout和stage的確立方法。

　　fanout的大小對(duì)功耗和時(shí)序都有影響。數(shù)值越大則表示一個(gè)門(mén)控單元可承受較多的負(fù)載，即代表越節(jié)省功耗，需要的門(mén)控單元也越少，但對(duì)門(mén)控單元輸入端建立時(shí)間的要求也就更加嚴(yán)格。位寬決定一組寄存器能被門(mén)控的最小寬度。級(jí)數(shù)則確定多級(jí)門(mén)控時(shí)鐘的最大級(jí)數(shù)。本設(shè)計(jì)在這三個(gè)參數(shù)的選取上，主要是依據(jù)設(shè)計(jì)本身對(duì)功耗的要求，結(jié)合綜合時(shí)的時(shí)序約束和單元庫(kù)中門(mén)控單元的時(shí)延信息加以估計(jì)，確定一個(gè)粗略的數(shù)值范圍。fanout的值在滿(mǎn)足時(shí)序的前提下，不經(jīng)編譯就可確定，方法如下:首先按約束文件中的扇出值約束此處fanout，然后insert_clock_tree，加入時(shí)序約束并傳遞至門(mén)控時(shí)鐘，用re_port_clock_gating– multi_stage查看報(bào)告，重點(diǎn)關(guān)注第1項(xiàng)。發(fā)現(xiàn)fanout按約束文件取值為15時(shí)，門(mén)控單元的數(shù)目達(dá)到61個(gè)， fanout取值為20或更高時(shí)，門(mén)控單元數(shù)目為41，見(jiàn)表1，而被門(mén)控的寄存器數(shù)目卻保持不變，多級(jí)門(mén)控單元的數(shù)目也由fanout取值為15時(shí)的7級(jí)減小到當(dāng)前的6級(jí)。由于門(mén)控單元也會(huì)消耗相當(dāng)大功耗，因此在被門(mén)控的寄存器數(shù)目相同的情況下門(mén)控單元數(shù)越少就越節(jié)省功耗。因此確定fanout為20。

　　num_stages最初取值為2，插入門(mén)控時(shí)鐘后的報(bào)告顯示平均級(jí)數(shù)為1. 4，其值增至3時(shí)，平均級(jí)數(shù)為2. 3，如表1 所示。從對(duì)時(shí)鐘網(wǎng)絡(luò)的平衡性來(lái)講，stage值為2時(shí)要優(yōu)于取值為3時(shí)的情況，但結(jié)合其后的編譯，綜合考慮時(shí)序面積功耗因素，折衷考慮選定stage為3。

　　bitwidth初值為3，經(jīng)過(guò)編譯，得出了功耗和延時(shí)信息。以此為基準(zhǔn)，根據(jù)設(shè)計(jì)改變bitwidth數(shù)值，然后再編譯，對(duì)比功耗延時(shí)。發(fā)現(xiàn)當(dāng)bitwidth取值為5時(shí)，設(shè)計(jì)的各個(gè)性能指標(biāo)達(dá)到最優(yōu)。

　　通過(guò)以上試驗(yàn)，得出下列結(jié)論: 對(duì)門(mén)控時(shí)鐘而言，若不考慮設(shè)計(jì)的平衡性，插入的門(mén)控單元越少且被門(mén)控的寄存器越多， 門(mén)控的效果就越好， 反之亦然。

　　經(jīng)編譯，查看時(shí)序功耗報(bào)告，在滿(mǎn)足電路性能指標(biāo)情況下， RTL級(jí)代碼經(jīng)綜合生成層次化門(mén)級(jí)網(wǎng)表和門(mén)級(jí)時(shí)序約束文件。

　　為查看門(mén)控單元在不同設(shè)置下的插入情況，用report_clock_gating– multi_stage得到表1所示報(bào)告。

　　從中可知，有23. 68 %的寄存器沒(méi)有被門(mén)控，原因在于位寬， 使能等不滿(mǎn)足門(mén)控要求， 對(duì)設(shè)計(jì)無(wú)影響。

表1　門(mén)控時(shí)鐘總結(jié)

　　2. 2　時(shí)鐘門(mén)控的版圖級(jí)實(shí)現(xiàn)

　　在布局布線(xiàn)階段，基于門(mén)控時(shí)鐘的功耗優(yōu)化流程主要如下:在布局之前，設(shè)置set_power_op tiONs–clock_gating true，之后在布局、時(shí)鐘樹(shù)綜合和布線(xiàn)階段的主要命令中添加選項(xiàng)- power即可。上述設(shè)置可實(shí)現(xiàn)最基本的門(mén)控時(shí)鐘布局布線(xiàn)，但在本設(shè)計(jì)中生成的時(shí)鐘網(wǎng)絡(luò)分布不均勻，而且skew很大。需要采取額外的優(yōu)化措施來(lái)消除其帶來(lái)的不利影響。

　　門(mén)控單元的加入給CTS帶來(lái)的影響主要有兩個(gè)方面，一方面會(huì)造成整個(gè)時(shí)鐘網(wǎng)絡(luò)分布不平衡，另一方面導(dǎo)致時(shí)鐘偏移增大。單采用上述措施，時(shí)鐘偏移最大可達(dá)到1. 11，見(jiàn)圖4中的第二項(xiàng)，嚴(yán)重偏離了不采用門(mén)控時(shí)鐘時(shí)的偏移量0. 12。在優(yōu)化時(shí)鐘偏移上，目標(biāo)有三個(gè)方面:構(gòu)造一個(gè)相對(duì)平衡的時(shí)鐘網(wǎng)絡(luò)，使得在各個(gè)層上，層的各個(gè)分支上的單元數(shù)目相近;減小時(shí)鐘偏移至可承受范圍;盡量保持功耗同只采用門(mén)控時(shí)鐘而不優(yōu)化時(shí)鐘偏移狀況下的功耗相近或更小。