CMOS偽差分E類射頻功率放大器設(shè)計(jì)
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4 仿真結(jié)果與分析
根據(jù)負(fù)載牽引仿真結(jié)果得到負(fù)載的最佳阻抗值，下面就是采用適當(dāng)?shù)钠ヅ湫问?集總參數(shù)或分布參數(shù))實(shí)現(xiàn)輸出匹配網(wǎng)絡(luò)，并將該輸出匹配網(wǎng)絡(luò)加入到電路中進(jìn)行源負(fù)載牽引仿真，以便得到源的最佳輸入阻抗。
這樣通過兩次負(fù)載牽引得到最佳輸入輸出阻抗，并選擇適當(dāng)?shù)钠ヅ潆娐穼?0 Ω變化到所需的阻抗。圖4結(jié)果表明，將負(fù)載匹配到31+j24時(shí)，該結(jié)構(gòu)具有最大輸出功率26．78 dBm，最大PAE為60．56％。采用L型匹配網(wǎng)絡(luò)實(shí)現(xiàn)輸入、輸出阻抗的匹配。
表1的Load Pull結(jié)果是有一定條件完成的，其前級(jí)驅(qū)動(dòng)信號(hào)并不是理想的開關(guān)信號(hào)，而是輸入信號(hào)為O dBm，經(jīng)過Cascode驅(qū)動(dòng)級(jí)放大后的信號(hào)。利用理想設(shè)計(jì)方程得到的結(jié)果比較差的原因是，得出理想方程的假設(shè)條件和實(shí)際應(yīng)用條件不一樣，具體有：
(1)驅(qū)動(dòng)信號(hào)并不是理想的具有足夠驅(qū)動(dòng)能力的占空比為50％的方波信號(hào)。
(2)仿真時(shí)在輸出級(jí)功率管的源端加入了1．5 nH的寄生電感。
(3)RFC電感并不是無(wú)窮大。
(4)輸出級(jí)功率管的導(dǎo)通電阻并不為O，需要一定的導(dǎo)通時(shí)間。
(5)負(fù)載諧振網(wǎng)絡(luò)Q值也是有限的。
5 結(jié)束語(yǔ)
分析比較了CMOS工藝和GaAs工藝的優(yōu)缺點(diǎn)，以及設(shè)計(jì)過程中所要考慮的非理想因素，著重分析寄生電感的產(chǎn)生，對(duì)功放性能的影響，以及如何抑制寄生電感對(duì)功放的影響。最終采用理想設(shè)計(jì)方程和Load Pull技術(shù)，基于0．18μm CMOS工藝實(shí)現(xiàn)了一個(gè)差分的E類功放，ADS仿真結(jié)果表明采用差分結(jié)構(gòu)較好地抑制了漏端電感對(duì)功率放大器性能的影響，提高功放的PAE，為實(shí)現(xiàn)單片集成發(fā)射機(jī)奠定了基礎(chǔ)。
本文引用地址：http://www.ex-cimer.com/article/162561.htm
評(píng)論