高分辨率顏色傳感器TCS230的原理和應(yīng)用

2.2 放大濾波及A/D轉(zhuǎn)換
　　TCD1208AP傳感器輸出信號OS有以下特點(diǎn):
　　·負(fù)極性信號
　　·包含有周期性的復(fù)位脈沖串?dāng)_
　　·有效信號幅值較小
　　CCD輸出信號的上述特點(diǎn)決定了它不能直接送入A/D轉(zhuǎn)換器,必須先從硬件上對其進(jìn)行一系列的預(yù)處理,消除信號中的驅(qū)動脈沖(主要是復(fù)位脈沖)及噪聲等所造成的干擾,因此需將信號進(jìn)行前置反向、濾波及放大。在電路設(shè)計(jì)中,選用一片CA3450運(yùn)算放大器進(jìn)行反向、放大;并在CA3450的輸出端接一級RC濾波器濾除噪聲。經(jīng)過上述處理的信號就可以被送入A/D轉(zhuǎn)換器進(jìn)行數(shù)字化處理。8位、高速、并行閃速結(jié)構(gòu)的A/D轉(zhuǎn)換芯片(CA3318CE)的轉(zhuǎn)換速率(最大為15MHz)完全可以滿足CCD(1MHz)的工作要求,利用A/D轉(zhuǎn)換技術(shù)將信號轉(zhuǎn)換成與之相應(yīng)的、能夠反應(yīng)圖像灰度變化的數(shù)字量,提高了測量精度和分辨率。當(dāng)CA3318CE的輸出使能有效時(shí),就可以將A/D轉(zhuǎn)換結(jié)果送至8位數(shù)據(jù)線上。這樣,在數(shù)據(jù)存儲器寫允許及地址有效的前提下,就能將數(shù)據(jù)寫入數(shù)據(jù)存儲器SRAM中。
2.3 可編程邏輯電路CPLD
　　CPLD的主要作用有:用來控制CCD的驅(qū)動時(shí)鐘、各種同步控制時(shí)鐘(A/D轉(zhuǎn)換,數(shù)字信號存取)以及存儲器地址的產(chǎn)生。合適的CPLD是根據(jù)實(shí)際需要在實(shí)驗(yàn)過程中選定的,在設(shè)計(jì)中選用了ALTERA公司的MAX7000系列芯片EPM7128S,該系列芯片是典型的通過JTEG在線編程的CPLD器件。外部時(shí)鐘信號作為CPLD的基準(zhǔn)信號,其它時(shí)序信號的產(chǎn)生都是以此為基礎(chǔ)的。
2.4 步進(jìn)機(jī)構(gòu)
　　線性CCD是逐行掃描的,要想得到清晰的圖像,對步進(jìn)機(jī)構(gòu)的速度是有要求的。步進(jìn)機(jī)構(gòu)應(yīng)該勻速運(yùn)動,其速度必需和掃描速度保持一致。影響水平方向分辨率的主要原因是轉(zhuǎn)動電機(jī)的轉(zhuǎn)速。雖然轉(zhuǎn)速越高,越節(jié)省時(shí)間,但是掃描間隔卻相應(yīng)增大,分辨率下降;轉(zhuǎn)速越低,則分辨率越高。
2.5 TMS320VC5402處理器
　　TMS320VC5402是定點(diǎn)數(shù)字信號處理器,體系結(jié)構(gòu)為哈佛結(jié)構(gòu),具有先進(jìn)的多總線結(jié)構(gòu),40位算術(shù)邏輯單元(ALU)包括一個(gè)40位桶形移位寄存器和兩個(gè)40位累加器,數(shù)據(jù)/程序?qū)ぶ房臻g為64K/1MB,內(nèi)置16KB的RAM和4KB的ROM,有兩個(gè)緩沖串口。另外,它還提供DMA方式和多種片內(nèi)外設(shè),操作速度最高為100MIPS。
3 系統(tǒng)的硬件設(shè)計(jì)
3.1 CPLD控制信號
　　根據(jù)驅(qū)動脈沖時(shí)序關(guān)系確定時(shí)鐘驅(qū)動信號SH、Φ1、Φ2和RS的參數(shù)。各路脈沖的技術(shù)指標(biāo)如下:RS＝1MHz,占空比為1:3,方波;Φ1＝Φ2＝0.5MHz,占空比為 1:1,方波,Φ1、Φ2在并行轉(zhuǎn)移時(shí)是一個(gè)大于SH＝1持續(xù)時(shí)間的寬脈沖;在SH的光積分時(shí)間內(nèi),至少有2212個(gè)RS脈沖。在設(shè)計(jì)中,SH波形采用計(jì)數(shù)器的形式進(jìn)行設(shè)計(jì)。Φ1、Φ2、RS的波形由分頻產(chǎn)生。行同步信號Фc與SH同周期,利用Фc的上升沿使A/D轉(zhuǎn)換器進(jìn)入工作狀態(tài)(Фc為低電平時(shí),A/D轉(zhuǎn)換無法啟動),它的上升沿對應(yīng)CCD輸出信號的第一個(gè)有效像素。SP是像元同步信號,它的脈沖頻率是復(fù)位信號RS的整數(shù)倍。為了保證CCD輸出、A/D轉(zhuǎn)換、地址發(fā)生三者同步,將CCD驅(qū)動電路的RS與ADC的時(shí)鐘CLK相連,存儲器的寫允許端與ADC的允許端相連。部分設(shè)計(jì)程序如下:
PROCESS(CLK,RESET)
　　BEGIN
　　IF RESET=‘1’ THEN CNTB=0;
　　ELSE
　　IF CLK´EVENT AND CLK=‘1’ THEN
　　　IF CNTB>2212 THEN CNTB=0;
　　　ELSE CNTB=CNTB+1;
　　　END IF;
　　END IF;
　　END IF;
END PROCESS;
PROCESS(RESET,CNTB)
　　BEGIN
　　IF RESET=´1´ THEN SH=´1´;
　　ELSE
　　CASE CNTB IS
　　　WHEN 0 TO 2212=> SH=‘0’;
　　　WHEN OTHERS=> SH=‘1’;
　　END CASE;
　　END IF;
END PROCESS;
PROCESS(CLK,RESET)
　　BEGIN
　　IF RESET=‘1’ THEN CNT=0;
　　ELSE
　　IF CLK´EVENT AND CLK=‘1’ THEN
　　　IF CNT5 THEN
　　　CNT=CNT+1;
　　　ELSE CNT=0;
　　　END IF;
　　END IF;
　　END IF;
END PROCESS;
PROCESS(CNT,RESET)
　　BEGIN
　　IF RESET=‘1’ THEN F1=‘1’;F2=‘0’;
　　ELSE
　　CASE CNT IS
　　　WHEN 0 =>F1=‘1’;F2=‘0’;
　　　WHEN 4 =>F1=‘1’;F2=‘0’;
　　　WHEN 5 =>F1=‘1’;F2=‘0’;
　　　WHEN OTHERS=> F1=‘0’;F2=‘1’;
　　END CASE;
　　END IF;
END PROCESS;
　　根據(jù)所要攝取圖像的數(shù)據(jù)量,選用三片IS61LV5128AL-12T SRAM(共1.5M),用來存放一幀圖像數(shù)據(jù)。它們的地址線和讀寫控制線是由CPLD提供的。