基于超薄外延技術(shù)的雙擴(kuò)散新型D-RESURF LDMOS設(shè)計(jì)
摘要:文中針對(duì)高壓節(jié)能應(yīng)用領(lǐng)域,開(kāi)發(fā)了一種基于超薄外延技術(shù)的雙擴(kuò)散BCD兼容工藝,實(shí)現(xiàn)了一種新型D-RESURF結(jié)構(gòu)的700V LDMOS設(shè)計(jì)。結(jié)構(gòu)中N型外延的厚度減小為4.5μm,漂移區(qū)長(zhǎng)度縮減至70μm,使得芯片面積和制造成本大幅減小。并通過(guò)仿真設(shè)計(jì),優(yōu)化了器件結(jié)構(gòu)的表面電場(chǎng)分布,使反向擊穿電壓達(dá)到700V的同時(shí),使器件導(dǎo)通電阻降為33Ω·mm2。流片結(jié)果表明,功率管可以達(dá)到設(shè)計(jì)要求。
關(guān)鍵詞:超薄外延;D-RESURF;雙阱高壓LDMOS;VLD
0 引言
SPIC(Smart Power IC)目前已經(jīng)被廣泛應(yīng)用于開(kāi)關(guān)電源、電機(jī)驅(qū)動(dòng)、工業(yè)控制、汽車(chē)電子、日常照明、家用電器等領(lǐng)域。在SPIC中,通常需要將耐高壓的功率器件與低壓控制電路集成在同一芯片上。在高壓功率器件應(yīng)用領(lǐng)域中,LDMOS由于工作電流密度大、導(dǎo)通電阻低、開(kāi)關(guān)特性好等優(yōu)點(diǎn)而被廣泛采用。從工藝應(yīng)用角度看,LDMOS擁有橫向結(jié)構(gòu)的優(yōu)勢(shì),可采用BCD工藝條件將LDMOS、CMOS和BJT器件單片集成在同一硅片上。在LDMOS設(shè)計(jì)過(guò)程中,新技術(shù)的應(yīng)用決定了器件的耐壓和導(dǎo)通電阻特性。在本文中,LDMOS成熟地在結(jié)構(gòu)中引入了D-RESURF技術(shù),D-RESURF技術(shù)是在N型漂移區(qū)表面引入P型降場(chǎng)層形成節(jié)終端擴(kuò)展區(qū),可使表面電場(chǎng)得到改善,同時(shí)增加了器件反向擊穿電壓;另外D-RESURF技術(shù)也使漂移區(qū)單位面積可注入雜質(zhì)密度增大,從而降低了器件的導(dǎo)通電阻。
目前,高耐壓的LDMOS一般采用厚度為10μm左右的外延層,其外延厚度遠(yuǎn)高于目前標(biāo)準(zhǔn)CMOS工藝,并且用于高壓集成時(shí)需要增加對(duì)通隔離的時(shí)間,因而不易與標(biāo)準(zhǔn)CMOS工藝兼容。為了解決上述問(wèn)題,本文采用了P埋層的薄外延完善該LDMOS結(jié)構(gòu),以傳統(tǒng)CMOS工藝,在厚度為4.5μm的超薄外延層上,仿真設(shè)計(jì)了耐壓為700V以上的LDMOS器件。
1 器件結(jié)構(gòu)與分析
本文中所采用的雙擴(kuò)散高功率的BCD工藝涉及了多種類(lèi)型器件,主要包括耐壓為700V的高壓LDMOS、耐壓為40V的中壓MOS管、5.8V低壓CMOS器件、二極管、電阻等。因此在設(shè)計(jì)LDMOS的過(guò)程中需要考慮與其他器件在工藝加工過(guò)程、注入濃度、版次等方面的匹配性。
新型雙擴(kuò)散LDMOS的設(shè)計(jì)要求是:在4.5μm超薄外延層工藝條件下,可以滿(mǎn)足700V以上高耐壓要求,同時(shí)盡可能的降低導(dǎo)通電阻;在此基礎(chǔ)上壓縮漂移區(qū)長(zhǎng)度,優(yōu)化器件的結(jié)構(gòu)尺寸,達(dá)到減小芯片版圖面積和制造成本的目的。雙擴(kuò)散LDMOS的結(jié)構(gòu)如圖1所示,多環(huán)P型降場(chǎng)層P-topring被分為數(shù)個(gè)隔離的島,用以改善器件的表面電場(chǎng);圖中的P-sub表示工藝中采用P型襯底材料;LDMOS的耐壓漂移區(qū)分為上下兩部分:
HVnwel表示N型外延層漂移區(qū)部分,DNW表示器件襯底漂移區(qū)部分;Pwell表示LDMOS的體區(qū),用來(lái)形成MOS器件的溝道。LDMOS的柵板位于體區(qū)上方,它的右側(cè)延伸了一段到場(chǎng)氧上,形成場(chǎng)板,用來(lái)改善器件表面電場(chǎng)分布。
1.1 器件表面降場(chǎng)層的結(jié)構(gòu)描述
在器件表面降場(chǎng)層的設(shè)計(jì)中采用了DRESURF技術(shù),在器件的源漏端之間的N型漂移區(qū)表面引入了相反導(dǎo)電類(lèi)型的多個(gè)P-top環(huán)形摻雜區(qū)。這些環(huán)形降場(chǎng)層的設(shè)計(jì)是基于橫向變摻雜(VLD)技術(shù),VLD技術(shù)是通過(guò)改變雜質(zhì)注入窗口的尺寸和間距,有效地控制P-top降場(chǎng)層在器件表面的濃度分布。在P型雜質(zhì)以相同的注入濃度注入后,雜質(zhì)通過(guò)不同間距和尺寸的窗口進(jìn)入漂移區(qū)表面,在相同的環(huán)境溫度下產(chǎn)生橫向和縱向擴(kuò)散,最終在器件表面的降場(chǎng)層濃度分布近似線性,從漏端到源端濃度的線性增加,可以使表面電場(chǎng)的分布均勻。P-top降場(chǎng)層被分為九個(gè)不同間隔的區(qū)域,如圖2所示,P-top從左到右各環(huán)的橫向尺寸Wn在逐漸變大,而環(huán)間距Sn則逐漸變小,實(shí)現(xiàn)從左到右(從漏到源)P-top降場(chǎng)層濃度的近似線性分布。
在這些P-top區(qū)域的P型雜質(zhì)是以高能量,高濃度的方式注入,這樣可以確保器件HNV漂移區(qū)保持較高的雜質(zhì)濃度來(lái)耗盡P-top反型區(qū),在漂移區(qū)外延層內(nèi),如此高的積分電荷器件確保了器件擁有較低的導(dǎo)通電阻。
評(píng)論