基于NiosII的IP Camera傳輸系統(tǒng)實(shí)現(xiàn)

1 引言

　　隨著網(wǎng)絡(luò)技術(shù)的發(fā)展，人們對(duì)監(jiān)控功能要求越來越高，網(wǎng)絡(luò)攝像頭以其特有的優(yōu)勢(shì)改變了傳統(tǒng)監(jiān)控手段，為遠(yuǎn)程實(shí)時(shí)監(jiān)控提供了出色的解決方案。人們只需打開網(wǎng)頁或視頻瀏覽器就可實(shí)時(shí)查看需要監(jiān)控場(chǎng)所的安全情況。

　　2 系統(tǒng)的硬件設(shè)計(jì)

　　IP Camera的硬件架構(gòu)如圖1所示，這是筆者參與開發(fā)的一種基于Altera公司NiosII嵌入式軟核CPU的網(wǎng)絡(luò)視頻傳輸設(shè)計(jì)方案，實(shí)現(xiàn)了以太網(wǎng)內(nèi)視頻數(shù)據(jù)傳輸。FPGA采用的是Altera公司的Cy-cloneII系列的EP2C35F672C6器件。IP camera主要是由視頻采集、Cyclone FPGA及系統(tǒng)存儲(chǔ)和網(wǎng)絡(luò)傳輸?shù)?部分組成。由于Cyclone FPGA及系統(tǒng)存儲(chǔ)的電路設(shè)計(jì)具有一定的通用性，所以這里僅介紹視頻采集和網(wǎng)絡(luò)傳輸?shù)碾娐吩O(shè)計(jì)。

　　2.1視頻采集模塊設(shè)計(jì)

　　本系統(tǒng)設(shè)計(jì)的視頻采集器件采用ADV7181B。ADV7181B是一款集成的視頻解碼器，通過配置可以接收CVBS復(fù)合視頻、S-Video及YPrPb分量多種模擬信號(hào)，ADV7181B的數(shù)字輸出是16位或8位、并與CCIR656標(biāo)準(zhǔn)兼容的YCrCb4：2：2視頻數(shù)據(jù)，還包括垂直同步VS、水平同步HS及場(chǎng)同步信號(hào)。

　　本系統(tǒng)設(shè)計(jì)選用ADV7181B的AIN6作為CVBS復(fù)合視頻信號(hào)的輸入，ADV7181B的輸出數(shù)據(jù)采用8位的數(shù)據(jù)寬度。ADV7181B的27 MHz時(shí)鐘由FPGA提供，F(xiàn)PGA通過I2C總線讀／寫ADV7181B的寄存器控制ADV7181B，ADV7181B的I2C總線讀地址為0x40，寫地址為0x41。ADV7181B的8位YCrCb4：2：2視頻輸出數(shù)據(jù)及其他輸出信號(hào)直接連接至FPGA。視頻采集電路模塊電路圖如圖2所示。