基于TMS320VC5402的音頻信號采集與處理系統(tǒng)

近年來，隨著DSP技術的普及和低何等、高性能DSP芯片的出現(xiàn)，DSP已越來越多地被廣大的工程師所接受，并越來越廣泛地被應用于各個領域，例如：語音處理、圖像處理、模式識別及工業(yè)控制等，并且已日益顯示出其巨大的優(yōu)越性。DSP是利用專門或通用的數(shù)字信號處理芯片，以數(shù)字計算的方法對信號進行處理，具有處理速度快、靈活、精確、抗干擾能力強、體積小及可靠性高等優(yōu)點，滿足了對信號快速、精確、實時處理及控制的要求。基于TMS320C5402芯片，筆者研制了一套音頻信號實時采集與處理系統(tǒng)，并已作為有關音效器研制的硬件試驗平臺。

1 系統(tǒng)總線方案

系統(tǒng)總線方案框圖如圖1所示。音頻信號（如：電吉它的單聲道聲音信號是150mV的電信號）經(jīng)過高精度高速的ADC轉(zhuǎn)換后得到一串數(shù)字信號，分幀輸入到波形輸入緩沖區(qū)RAM。然后由手動控制一種或幾種處理算法將音頻信號調(diào)入TMS320C5402的內(nèi)部進行高速運算。經(jīng)過處理的音頻信號，再輸入到高精度高速的DAC轉(zhuǎn)換器中，還原成模擬的聲音信號，經(jīng)音箱功率放大電路放大輸出。

利用緩沖區(qū)的目的是進行音效的實時處理。系統(tǒng)中各模塊是同時進行處理的，一部分信號正在ADC中進行轉(zhuǎn)換，而另一部分信號則在DSP處理器中同時進行算法處理，即整個系統(tǒng)是以流水線的方式進行工作。

2 硬件電路的設計

高保真的音頻系統(tǒng)應該具有較寬的動態(tài)范圍，選擇16～24位的ADC和DAC能完全捕獲或恢復高保真的音頻信號。系統(tǒng)的核心芯片（DSP）選用美國TI公司的TMS320VC5402[1]（以下簡稱'C5402）。

2.1 DSP芯片

作為DSP家庭高性價比代表的16位定點DSP芯片，'C5402適用于語音通信等實時嵌入應用場合。與其它'C54X芯片一樣，'C5402具有高度靈活的可操作性和高速的處理能力。其性能特點如下：操作速率可達100MIPS；具有先進的多總線結構，三條16位數(shù)據(jù)存儲器總線和一條程序存儲器總線；40位算術邏輯單元（ALU），包括一個40位桶形移位器和兩個40位累加器；一個17×17乘法器和一個40位專用加法器，允許16位帶/不帶符號的乘法；整合維特比加速器，用于提高維特比編譯碼的速度；單周期正規(guī)化及指數(shù)譯碼；8個輔助寄存器及一個軟件棧，允許使用業(yè)界最先進的定點DSP C語言編譯器；數(shù)據(jù)/程序?qū)ぶ房臻g為1M×16bit，內(nèi)置4K×16bit ROM和16K×16bit RAM；內(nèi)置可編程等待狀態(tài)發(fā)生器、鎖相環(huán)（PLL）時鐘產(chǎn)生器、兩個多通道緩沖串口、一個與外部處理器通信的8位并行HPI口、兩個16位定時器以及6通道DMA控制器且低功耗。與'C54X系列的其它芯片相比，'5402具有高性能、低功耗和低價格等特點。它采用6級流水線，且當RPT（重復指令）時，一些多周期的指令就變成了單周期的指令；芯片內(nèi)部RAM和ROM可根據(jù)PMST寄存器中的OVLY和DROM位靈活設置。這些都有利于算法的優(yōu)化。

'C5402采用3.3V和1.8V電源供電，其中I/O采用3.3V電源供電，芯片的核采用1.8V電源供電。而實際常用的只有5V電源，所以必須采用電源轉(zhuǎn)換芯片。選用TPS7301和TPS7333兩塊電源轉(zhuǎn)換芯片（它們都是TI公司為配合DSP而設計的電源轉(zhuǎn)換芯片），分別接上適當?shù)耐鈬娮瑁瑯嫵呻娮璺謮浩?，即可調(diào)整兩塊芯片的輸出電壓分別為3.3V和1.8V。

2.2 A/D電路 基本的時鐘信號可以來自CPU時鐘，也可以來自晶振時鐘，這在SRGR2寄存器中的第13位設置?；緯r鐘輸入后，經(jīng)CLKGDV（SRGR1的第7位到第0位）所設置的值進行第一次分頻，得到位時鐘信號（由BCLKX1腳輸出）。值得注意的是，位時鐘信號最高為DSP頻率的一半。位時鐘信號經(jīng)FPER（SRGR2的第11位到第0位）和FWID（SRGR1的第15位到第8位）所設置的值進一步分頻得到采樣時鐘信號（由BFSX1腳輸出），F(xiàn)PER和FWID分別設置采樣時鐘信號的低電平和高電平的時間值。'C5402與PCM1744的硬件接線如圖4所示。 另外，樂音具有較大的動態(tài)范圍，但音響設備本身允許的信號動態(tài)范圍是有限的。如果對樂音不作處理直接送到音箱，則會產(chǎn)生大信號過載而失真，從而使小信號淹沒在噪聲中的情形，音質(zhì)因而下降。設計算法對音頻信號進行壓縮處理，其目的就是來改變信號的動態(tài)范圍，使大信號的強度變?nèi)酰⌒盘柕膹姸仍鰪?，即信號的放大倍?shù)隨著輸入信號的電平而改變。壓縮算法要保證系統(tǒng)的頻率響應保持平坦。

PCM1800是雙聲道單片Δ-∑型20位ADC，單+5V電源供電，信噪比為95dB，動態(tài)范圍為95dB，其內(nèi)部嵌有高通濾波器，具有PCM音頻接口和四種數(shù)據(jù)格式，分為主控和受控兩種模式，采樣頻率可選為32kHz、44.4kHz和48kHz。

PCM1800構成音頻信號采集系統(tǒng)時，主要涉及到BCK（位時鐘信號）、LRCK（采樣時鐘信號）、FSYNC（幀同步信號）、DOUT（數(shù)字信號輸出）、SYSCLK（系統(tǒng)時鐘輸入）這幾個對時序有要求引腳。通過對引腳MODE0和MODE1進行編程，可讓PCM1800工作于主控模式（Master Mode）。此時，BCK、LRCK、FSYNC均作為輸出，其時序由PCM1800內(nèi)部的時鐘產(chǎn)生電路控制。但SYSCLK只能由外部提供（這里用'C5402的TOUT腳輸出信號提供）。PCM1800的系統(tǒng)時鐘只能是256fs、384fs或者512fs，這里fs是單頻信號采樣頻率。在主控模式時，F(xiàn)SYNC用來指明PCM1800的DOUT輸出的有效數(shù)據(jù)，它的上升沿表明一幀數(shù)據(jù)的起始，下降沿表明一幀數(shù)據(jù)的結束。FSYNC的頻率是采樣時鐘頻率LRCK的2倍 。在此模式下，位時鐘信號BCK的頻率是采樣時鐘頻率LRCK的64倍。

通過對PCM1800的FMT0、FMT1兩引腳編程（FMT0=1,FMT1=0），可以設置PCM1800輸出的數(shù)據(jù)格式為20位的IIS格式。為了保證在數(shù)據(jù)處理時不影響新數(shù)據(jù)的接收以及在接收數(shù)據(jù)時不斷正在進行的數(shù)據(jù)處理過程，采用了多通道緩沖同步串口（McBSP）。PCM1800與'C5402連接后，'C5402使用緩沖串口0接收數(shù)據(jù)，各種同步信號由PCM1800產(chǎn)生，'C5402是被動接收各種信息。PCM1800與'C5402的硬件接線圖如圖2所示。

2.3 D/A電路

PCM1744是雙聲道立體聲DAC，包含數(shù)字濾波器和輸出放大器，動態(tài)范圍為95dB，具有多種采樣頻率可選，最高可達96kHz。采用24位的IIS數(shù)據(jù)輸入格式。PCM1744的操作主要涉及到LRCIN（采樣時鐘信號輸入）、BCKIN（位時鐘信號輸入）、SCKI（系統(tǒng)時鐘輸入）、DIN（數(shù)據(jù)輸入）這幾個對時序有要求的引腳。PCM1744與'C5402連接后，'5402使用緩沖串口1發(fā)送數(shù)據(jù)，各種時鐘信號均由'C5402產(chǎn)生，PCM1744被動接收各種信息。PCM1744的系統(tǒng)時鐘信號（SCKI）由'C5402的TOUT引腳提供，TOUT是'C5402的定時器輸出信號引腳，有較強的驅(qū)動能力，可以驅(qū)動多個芯片。PCM1744的數(shù)據(jù)接收時鐘格式必須是IIS格式，'C5402在緩沖串口寄存器中設置各種時鐘方式時，必須滿足IIS格式的要求。'C5402作為主動工作器件，可以對其緩沖串口輸出信號進行調(diào)整。輸出的采樣時鐘信號、位時鐘信號可以在McBSP寄存器SRGR1和SRGR2中設置，設置遵循圖3的原則。