黑白CMOS圖像傳感器OV9120的原理及應(yīng)用

關(guān)鍵詞：CMOS圖像傳感器；OV9120；圖像采集

１　概述

隨著ＣＭＯＳ技術(shù)的發(fā)展及市場(chǎng)需求的增加，ＣＭＯＳ圖像傳感器得以迅速發(fā)展。ＣＭＯＳ圖像傳感器具有高度集成化、成本低、功耗低、單一工作電壓、局部像素可編程、隨機(jī)讀取等優(yōu)點(diǎn)，適用于超微型數(shù)碼相機(jī)、便攜式可視電話、ＰＣ機(jī)電腦眼、可視門(mén)鈴、掃描儀、攝像機(jī)、安防監(jiān)控、汽車(chē)防盜、機(jī)器視覺(jué)、車(chē)載電話、指紋識(shí)別、手機(jī)等圖像領(lǐng)域。本文介紹的是由美國(guó)ＯｍｎｉＶｉｓｉｏｎ技術(shù)公司生產(chǎn)的ＯＶ９１２０黑白ＣＭＯＳ圖像傳感器，它采用獨(dú)特的傳感器專(zhuān)利工藝技術(shù)和先進(jìn)的算法（ａｌｇｏｒｉｔｈｍｓ）解決了先前ＣＭＯＳ感光器件固定圖像噪聲（ＦＰＮ）的限制。因而可廣泛應(yīng)用于數(shù)字靜止攝像、視頻會(huì)議、視頻電話、計(jì)算機(jī)視覺(jué)、生物測(cè)量等領(lǐng)域。

２ 引腳功能

ＯＶ９１２０采用４８腳ＬＣＣ封裝，其引腳排列如圖１所示。

３ 結(jié)構(gòu)性能及工作原理

３．１ 內(nèi)部結(jié)構(gòu)

ＯＶ９１２０內(nèi)置１３１２１０３６分辨率的鏡像陣列、１０位Ａ／Ｄ轉(zhuǎn)換器、可調(diào)視頻窗、ＳＣＣＥ接口、可編程幀速率控制、可編程／自動(dòng)曝光增益控制、內(nèi)外幀同步、亮度均衡計(jì)數(shù)器、數(shù)字視頻端口、定時(shí)產(chǎn)生器、黑電平校準(zhǔn)及白平衡控制等電路。其內(nèi)部結(jié)構(gòu)如圖２所示。

３．２ 性能特點(diǎn)

ＯＶ９１２０是１３５萬(wàn)像素（１３１２１０３６）、１／２英寸的ＣＭＯＳ圖像傳感芯片，它采用ＳＸＧＡ／ＶＧＡ格式，最大幀速率可達(dá)到３０幀／ｓ（ＶＧＡ），該芯片將ＣＭＯＳ光感應(yīng)核與外圍輔助電路集成在一起，同時(shí)具有可編程控制功能。ＯＶ９１２０芯片的基本參數(shù)如下?

●圖像尺寸:６．６６ｍｍ５．３２ｍｍ，像素尺寸，５．２μｍ５．２μｍ；

●信噪比＞５４ｄＢ；

●增益調(diào)整范圍:０～２４ｄＢ；

●ＳＸＧＡ輸出時(shí)，陣列大小為１２８０１０２４，ＶＧＡ輸出時(shí)，陣列大小為６４０４８０；

●供電電源電壓為直流３．３Ｖ和２．５Ｖ；

●暗電流: ２８ｍＶ／ｓ；

●動(dòng)態(tài)范圍:６０ｄＢ。

３．３ 工作原理

ＣＭＯＳ鏡像陣列的設(shè)計(jì)主要建立在逐行傳送的掃描場(chǎng)讀出系統(tǒng)和帶同步像素讀出電路的電子快門(mén)之上。而電子曝光控制算法（或系統(tǒng)規(guī)則）則建立在整個(gè)圖（物）像亮度基礎(chǔ)之上。在景像（或布景）正常時(shí)，一般曝光都比較理想。但在景像光線不適當(dāng)時(shí)，則應(yīng)通過(guò)自動(dòng)曝光控制（ＡＥＣ）白／黑比調(diào)節(jié)來(lái)使其滿足應(yīng)用要求。對(duì)于ＶＧＡ格式的輸出，ＯＶ９１２０圖像傳感器的視窗尺寸范圍從２２到６４０４８０，而對(duì)于ＳＸＧＡ格式的輸出，視窗范圍則從２４到１２８０１０２４，同時(shí)可以在內(nèi)部１３１２１０３６邊界內(nèi)的任何地方定位。變動(dòng)窗口尺寸或位置不會(huì)使幀速（或數(shù)據(jù)速率）發(fā)生變化。幀速可通過(guò)主時(shí)鐘下行（ｄｏｗｎ）、插入垂直同步定時(shí)、或采用跳讀技術(shù)的ＱＶＧＡ格式使其發(fā)生變動(dòng)。

ＯＶ９１２０內(nèi)部嵌入了一個(gè)１０位Ａ／Ｄ轉(zhuǎn)換器，因而可以同步輸出１０位的數(shù)字視頻流Ｄ[９．．０]。在輸出數(shù)字視頻流的同時(shí)，還可提供像素同步時(shí)鐘ＰＣＬＫ、水平參考信號(hào)ＨＲＥＦ以及垂直同步信號(hào)ＶＳＹＮＣ，以方便外部電路讀取圖像。

ＺＶ端口就是相機(jī)（鏡頭）的焦距調(diào)節(jié)視頻端口。ＯＶ９１２０的ＺＶ功能能使相機(jī)透鏡變焦而急速移向（或移離）目標(biāo)。ＯＶ９１２０可利用外部主導(dǎo)機(jī)構(gòu)（ｍａｓｔｅｒ ｄｅｖｉｃｅ）設(shè)定曝光時(shí)間。當(dāng)ＦＲＥＸ被置位于１時(shí)，像素陣列被迅速充電，傳感器保持為高以拍攝圖像（或物像）。在ＦＲＥＸ轉(zhuǎn)換到０時(shí)，視頻數(shù)據(jù)流（ｄａｔａ ｓｔｒｅａｍ）用逐行讀出方式交付到輸出端口。當(dāng)數(shù)據(jù)從ＯＶ９１２０視頻輸出端輸出時(shí)，應(yīng)特別注意防止圖像陣列曝光影響拍攝圖像數(shù)據(jù)的完整性。與畫(huà)面曝光速率同步化的自動(dòng)快門(mén)能夠?qū)⑦@種影響降到最小程度。

當(dāng)ＯＶ９１２０的ＲＥＳＥＴ腳拉高至ＶＣＣ時(shí)，全部硬件將復(fù)位。同時(shí)ＯＶ９１２０將清除全部寄存器，并復(fù)位到它們的默認(rèn)值。實(shí)際上，也可以通過(guò)ＳＣＣＢ接口觸發(fā)來(lái)實(shí)現(xiàn)復(fù)位。

由于ＳＣＣＥ端口能夠訪問(wèn)內(nèi)部所有寄存器，所以，ＯＶ９１２０的內(nèi)部配置可以通過(guò)ＳＣＣＥ串行控制端口來(lái)進(jìn)行。ＳＣＣＢ的接口有ＳＣＣＥ 、ＳＩＯ＿Ｃ 、ＳＩＯ＿Ｄ三條引線，其中ＳＣＣＥ是串行總線使能信號(hào)，ＳＩＯ＿Ｃ是串行總線時(shí)鐘信號(hào)，ＳＩＯ＿Ｄ是串行總線數(shù)據(jù)信號(hào)。ＳＣＣＢ對(duì)總線功能的控制完全是依靠ＳＣＣＥ、ＳＩＯ＿Ｃ、ＳＩＯ＿Ｄ三條總線上電平的狀態(tài)以及三者之間的相互配合來(lái)實(shí)現(xiàn)的?？刂瓶偩€規(guī)定的條件如下：當(dāng)ＳＣＣＥ由高電平變?yōu)榈碗娖綍r(shí)，數(shù)據(jù)傳輸開(kāi)始。當(dāng)ＳＣＣＥ由低電平轉(zhuǎn)化為高電平時(shí)，數(shù)據(jù)傳輸結(jié)束。為了避免傳送無(wú)用的信息位，可分別在傳輸開(kāi)始之前和傳輸結(jié)束之后將ＳＩＯ＿Ｄ設(shè)置為高電平。在數(shù)據(jù)傳輸期間，ＳＣＣＥ始終保持低電平，此時(shí)，ＳＩＯ＿Ｄ上的數(shù)據(jù)傳輸由ＳＩＯ＿Ｃ來(lái)控制。當(dāng)ＳＩＯ＿Ｃ為低電平時(shí)，ＳＩＯ＿Ｄ上的數(shù)據(jù)有效，ＳＩＯ＿Ｄ為穩(wěn)定數(shù)據(jù)狀態(tài)。而當(dāng)ＳＩＯ＿Ｃ上每出現(xiàn)一正脈沖時(shí)，系統(tǒng)都將傳送一位數(shù)據(jù)。

ＯＶ９１２０有兩種工作方式：主模式和從模式。主模式下，ＯＶ９１２０作為主導(dǎo)設(shè)備，此時(shí)ＸＣＬＫ上的外部晶振輸入經(jīng)過(guò)內(nèi)部分頻后可得到ＰＣＬＫ信號(hào)。當(dāng)ＯＶ９１２０采集到圖像后，在ＰＣＬＫ的下降沿到來(lái)時(shí)，系統(tǒng)便可依次將像素值輸出，此時(shí)外部只是被動(dòng)的接收信號(hào)。而在從模式下，ＯＶ９１２０則可作為從屬設(shè)備，此時(shí)ＸＣＬＫ不能與外部晶振相接，但可以受外部器件，也就是主設(shè)備信號(hào)的控制。即由主導(dǎo)設(shè)備發(fā)送一個(gè)ＭＣＬＫ時(shí)鐘信號(hào)，并在此信號(hào)的同步下依次發(fā)送像素值。

４ ＯＶ９１２０在圖像采集系統(tǒng)中的應(yīng)用

整個(gè)圖像采集系統(tǒng)主要由ＯＶ９１２０圖像傳感芯片、ＣＰＬＤ控制模塊、ＲＡＭ存儲(chǔ)器、ＤＳＰ信號(hào)處理器、晶振電路等幾部分組成。

在本系統(tǒng)中，ＯＶ９１２０作為系統(tǒng)的圖像傳感器，首先在其內(nèi)部將獲取的圖像采樣量化，然后在外部邏輯的控制下輸出數(shù)字圖像，并存入圖像存儲(chǔ)器。ＣＰＬＤ作為采集系統(tǒng)核心控制邏輯的主控模塊，可用來(lái)協(xié)調(diào)其它各模塊的工作。ＯＶ９１２０的ＳＣＣＢ總線參數(shù)配置是整個(gè)控制邏輯模塊執(zhí)行的起點(diǎn)，只有利用ＳＣＣＢ總線將ＯＶ９１２０配置完畢后，才能進(jìn)行圖像采集工作。ＯＶ９１２０采集得到的圖像數(shù)據(jù)可存儲(chǔ)到ＳＲＡＭ中以供ＤＳＰ使用，從而完成圖像采集系統(tǒng)與ＤＳＰ識(shí)別系統(tǒng)之間的交互操作。其系統(tǒng)原理圖如圖３所示。

系統(tǒng)上電后，應(yīng)首先對(duì)ＣＭＯＳ圖像采集芯片進(jìn)行初始化，以確定采集圖像的開(kāi)窗位置、窗口大小和黑白工作模式等。這些參數(shù)均受ＯＶ９１２０內(nèi)部相應(yīng)寄存器值的控制。由于內(nèi)部寄存器的值可以通過(guò)ＯＶ９１２０芯片上提供的ＳＣＣＢ串行控制總線接口來(lái)存取，所以，ＣＰＬＤ就可以通過(guò)控制ＳＣＣＢ總線來(lái)完成參數(shù)的配置。

配置的具體方法可采用三相寫(xiě)數(shù)據(jù)的方式，即在寫(xiě)寄存器過(guò)程中先發(fā)送ＯＶ９１２０的ＩＤ地址，然后發(fā)送寫(xiě)數(shù)據(jù)的目地寄存器地址，接著是要寫(xiě)的數(shù)據(jù)。如果連續(xù)給寄存器寫(xiě)數(shù)據(jù)，那么，寫(xiě)完一個(gè)寄存器后，ＯＶ９１２０會(huì)自動(dòng)把寄存器地址加１，然后在程序控制下繼續(xù)向下寫(xiě)，而不需要再次輸入地址，這樣，三相寫(xiě)數(shù)據(jù)就變成了兩相寫(xiě)數(shù)據(jù)。由于本系統(tǒng)只需對(duì)有限個(gè)不連續(xù)寄存器的數(shù)據(jù)進(jìn)行更改，而對(duì)全部寄存器都加以配置會(huì)浪費(fèi)很多時(shí)間和資源，所以，可以只對(duì)需要更改數(shù)據(jù)的寄存器進(jìn)行寫(xiě)數(shù)據(jù)。而對(duì)于每一個(gè)變化的寄存器，則都采用三相寫(xiě)數(shù)據(jù)的方法。

系統(tǒng)配置完畢后，將進(jìn)行圖像數(shù)據(jù)的采集。在采集圖像的過(guò)程中，最主要的是判別一幀圖像數(shù)據(jù)的開(kāi)始和結(jié)束時(shí)刻。在仔細(xì)研究了ＯＶ９１２０輸出同步信號(hào)（ＶＳＹＮＣ是垂直同步信號(hào)、ＨＲＥＦ是水平同步信號(hào)、ＰＣＬＫ是輸出數(shù)據(jù)同步信號(hào)）的基礎(chǔ)上，用ＶＨＤＬ語(yǔ)言便可實(shí)現(xiàn)采集過(guò)程起始點(diǎn)的精確控制。

ＶＳＹＮＣ的上升沿表示一幀新的圖像的到來(lái)，下降沿則表示一幀圖像數(shù)據(jù)采集的開(kāi)始（ＣＭＯＳ圖像傳感器是按列采集圖像的）。ＨＲＥＦ是水平同步信號(hào)，其上升沿表示一列圖像數(shù)據(jù)的開(kāi)始。ＰＣＬＫ是輸出數(shù)據(jù)同步信號(hào)。ＨＲＥＦ為高電平即可開(kāi)始有效地?cái)?shù)據(jù)采集，而ＰＣＬＫ下降沿的到來(lái)則表明數(shù)據(jù)的產(chǎn)生，ＰＣＬＫ每出現(xiàn)一個(gè)下降沿，系統(tǒng)便傳輸一位數(shù)據(jù)。ＨＲＥＦ為高電平期間，系統(tǒng)共傳輸１２８０位數(shù)據(jù)。也就是說(shuō)：在一幀圖像中，即ＶＳＹＮＣ為低電平期間，ＨＲＥＦ會(huì)出現(xiàn)１０２４次高電平。而下一個(gè)ＶＳＹＮＣ信號(hào)上升沿的到來(lái)則表明分辨率１２８０１０２４的圖像采集過(guò)程的結(jié)束。

實(shí)現(xiàn)采集的軟件設(shè)計(jì)可在ＭＡＸ＋ｐｌｕｓＩＩ環(huán)境中實(shí)現(xiàn)。軟件設(shè)計(jì)的主要工作是ＣＰＬＤ對(duì)ＯＶ９１２０的配置。在開(kāi)始充電時(shí)，首先對(duì)系統(tǒng)進(jìn)行初始化。ＣＰＬＤ的全局時(shí)鐘可用２４ＭＨｚ的晶振電路產(chǎn)生。配置時(shí)首先配置ＳＣＣＢ，配置完畢后將ＳＣＣＥ置１。當(dāng)接收到ＤＳＰ的開(kāi)始采集信號(hào)后，根據(jù)同步信號(hào)的狀態(tài)來(lái)判定是否開(kāi)始采集數(shù)據(jù)，采集數(shù)據(jù)的同時(shí)可將數(shù)據(jù)送往ＳＲＡＭ。當(dāng)ＤＳＰ接收到ＣＰＬＤ的讀取信號(hào)后，即可開(kāi)始讀取數(shù)據(jù)，并在ＤＳＰ中完成圖像的處理。采集處理的部分主程序如下：

ｒｅｓｅｔ２：ｐｒｏｃｅｓｓ（ｒｅｓｅｔ_ｉ,ｎ１,ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｒｅｓｅｔ_ｉ＝‘０’ｔｈｅｎ ｓｃｃｅ_ｐ＜＝‘１’；

ｅｌｓｅ

ｉｆ（ｎ１＝‘１’ ｏｒ ｍ１＝‘１’）ｔｈｅｎ

ｓｃｃｅ_ｐ＜＝‘１’;

ｅｌｓｅ ｓｃｃｅ ｐ＜＝‘０’;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｓｅｔ２;

ｃｌｋ１: ｐｒｏｃｅｓｓ(ｎ１,ｃｌｋ)

ｖａｒｉａｂｌｅ ａ: ｉｎｔｅｇｅｒ ｒａｎｇｅ ２５４ ｔｏ ０;

ｂｅｇｉｎ

ｉｆ(ｓｉｏ_ｃ_ｓｔａｒｔ＝‘０’ ＯＲ ｎ１＝‘１’) ｔｈｅｎ

ｑ＜＝‘１’;ａ:＝０;

ｅｌｓｅ

ｉｆ(ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’) ｔｈｅｎ

ｉｆ(ｓｉｏ_ｃ ｓｔａｒｔ＝‘１’ ａｎｄ ｎ１＝‘０’) ｔｈｅｎ

ｉｆ ａ＜２５４ ｔｈｅｎ; ａ:＝ａ＋１;

ｅｌｓｅ ａ:＝１;

ｅｎｄ ｉｆ;

ｉｆ ａ＜１２７ ｔｈｅｎ ｑ＜＝‘０’;

ｅｌｓｅ ｑ＜＝‘１’; ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｃｌｋ１;

ｌｏｃｋ:ｐｒｏｃｅｓｓ(ｓｉｏ_ｃ_ｓｔａｒｔ,ｑ)

ｖａｒｉａｂｌｅ ｎ: ｉｎｔｅｇｅｒ ｒａｎｇｅ ８ ｔｏ ０;

ｂｅｇｉｎ

ｉｆ( ｓｉｏ_ｃ_ｓｔａｒｔ＝‘０’ ｔｈｅｎ ｌｏａｄ＜＝‘１’;ｎ:＝０;

ｅｌｓｅ

ｉｆ (ｑ ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘０’） ｔｈｅｎ

ｉｆ ｎ＜８ ｔｈｅｎ ｎ?＝ｎ＋１；

ｌｏａｄ＜＝‘０’；

ｅｌｓｅ ｎ：＝０；ｌｏａｄ＜＝‘１’；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ ｌｏｃｋ；

ｒｅｇ１： ｐｒｏｃｅｓｓ（ｎ１，ｑ，ｌｏａｄ）

ｖａｒｉａｂｌｅ ｐｐ：ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);?

ｖａｒｉａｂｌｅ ｂ：ｉｎｔｅｇｅｒ ｒａｎｇｅ ７ ｔｏ ０；

ｖａｒｉａｂｌｅ ｃ：ｉｎｔｅｇｅｒ ｒａｎｇｅ １３ ｔｏ ０；

ｂｅｇｉｎ

ｉｆ（ｎ１＝‘１’ｏｒ ｒｅｓｅｔ＿ｉ＝‘０’） ｔｈｅｎ ｐ＜＝‘１’；ｃ：＝０； ｂ：＝０；ＱＢ＜＝‘０’；

ｅｌｓｅ

ｉｆ（ｑ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘０’）ｔｈｅｎ

ｉｆ ｌｏａｄ＝‘１’ ｔｈｅｎ；

ｃ：＝ｃ＋１?

ｉｆ ｃ＜１３ ｔｈｅｎ

ｉｆ ｃ＝１ ｔｈｅｎ

ｐｐ：＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝２ ｔｈｅｎ

ｐｐ：＝″００００１１００″；

ｅｌｓｉｆ ｃ＝３ ｔｈｅｎ

ｐｐ：＝″００１０１００１″；

ｅｌｓｉｆ ｃ＝４ ｔｈｅｎ

ｐｐ?＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝５ ｔｈｅｎ

ｐｐ：＝″００００１１０１″；

ｅｌｓｉｆ ｃ＝６ ｔｈｅｎ

ｐｐ：＝″１０００００００″；

ｅｌｓｉｆ ｃ＝７ ｔｈｅｎ

ｐｐ：＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝８ ｔｈｅｎ

ｐｐ：＝″０００１０００１″；

ｅｌｓｉｆ ｃ＝９ ｔｈｅｎ

ｐｐ：＝″１０００００００″；

ｅｌｓｉｆ ｃ＝１０ ｔｈｅｎ

ｐｐ：＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝１１ ｔｈｅｎ

ｐｐ：＝″０００１００１１″；

ｅｌｓｉｆ ｃ＝１２ ｔｈｅｎ

ｐｐ：＝″０００１０１１１″?

ｅｎｄ ｉｆ；

ｂ：＝０；ｐ＜＝ｐｐ（７）；

ｅｌｓｉｆ ｃ＝１３ ｔｈｅｎ

ｐ＜＝‘０’； ＱＢ＜＝‘１’；

ｅｎｄ ｉｆ；

ｅｌｓｅ

ｉｆ ｂ＜７ ｔｈｅｎ ｂ：＝ｂ＋１；

ｐｐ（７ ｄｏｗｎｔｏ １）：＝ｐｐ（６ ｏｗｎｔｏ ０）；?

ｐ＜＝ｐｐ（７）；?

ｅｌｓｅ ｐ＜＝‘１’；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｇ１；