基于FPGA動(dòng)態(tài)背光源及其驅(qū)動(dòng)電路設(shè)計(jì)
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3 軟件設(shè)計(jì)
本款芯片的控制信號(hào)由Altera 公司的型號(hào)為EP1C3T144C8 的開發(fā)板供給，晶振為50MHz。
從實(shí)驗(yàn)得到的效果來看，該款芯片的數(shù)據(jù)傳輸機(jī)理為：每個(gè)傳輸周期，每遇SCLK 上升沿將會(huì)從SIN 口讀入1bit 數(shù)據(jù)存入寄存器，在SCLK 下降沿時(shí)，將讀入的數(shù)據(jù)從SOUT 傳出（內(nèi)部對(duì)數(shù)據(jù)仍有保留） 輸給下一級(jí)，直至讀入288bits 數(shù)據(jù)。每12bits 為一組，分別送到各自的通道，并且每組數(shù)據(jù)先讀入的居于較高位，然后依次排列。例如，讀取的數(shù)據(jù)按時(shí)間先后排列為1、0、0、0、0、0、0、0、0、0、0、0，則相應(yīng)的控制信號(hào)為100000000000，那么控制通道的占空比即為：
根據(jù)PWM 調(diào)制面積相等的原則，有效電壓約為提供電壓的一半。
按照仿真條件的要求，SCLK 時(shí)鐘信號(hào)需要在每接收完288bits 時(shí)有段時(shí)間的低電平，盡量滿足芯片的時(shí)序要求。另外，控制信號(hào)BLANK 在每個(gè)周期空閑時(shí)（不傳輸數(shù)據(jù)時(shí)），需要有個(gè)高電平變換，這樣可以將鎖存器里面的數(shù)據(jù)清零，以便接受新一輪的控制數(shù)據(jù)，否則，燈的亮度明顯會(huì)偏暗。
RGB 數(shù)據(jù)經(jīng)過FPGA 的處理，轉(zhuǎn)換為相應(yīng)的灰度值，然后再計(jì)算出相應(yīng)的控光參數(shù)Ki （我們可以分的灰度級(jí)別不超過4,096），傳輸給TLC5947的SIN，即可以實(shí)現(xiàn)動(dòng)態(tài)背光調(diào)節(jié)。
圖4 輸入輸出信號(hào)設(shè)置
圖5 信號(hào)仿真圖
圖6 PWM 調(diào)制輸出波形
4 結(jié)論
通過理論分析和實(shí)驗(yàn)測(cè)試，動(dòng)態(tài)背光調(diào)節(jié)控制系統(tǒng)在節(jié)能和提高圖像顯示對(duì)比度等方面做得都較好，這在重視節(jié)能減排、建設(shè)和諧社會(huì)的今天以及對(duì)LCD 顯示器的未來發(fā)展都具有很好的應(yīng)用前景。
圖7 即通過FPGA 控制以及基于圖像像素控制得到的動(dòng)態(tài)背光調(diào)節(jié)效果圖，從中可以看到，如果在以前LCD 靜態(tài)背光的條件下，則所有背光LED 燈的亮度將會(huì)和最亮的（右下角）一致，而現(xiàn)在我們將之分割為各個(gè)不同區(qū)域，使得每個(gè)區(qū)域均有自己的最佳亮度，而不必以整個(gè)圖像最亮一點(diǎn)為標(biāo)準(zhǔn)，并且不影響顯示效果。這樣，也就實(shí)現(xiàn)了我們預(yù)期的動(dòng)態(tài)調(diào)節(jié)的目的。
圖7 背光源效果圖
評(píng)論