易修改無(wú)需處理器干預(yù)的LED燈序電路設(shè)計(jì)

　　到現(xiàn)在為止，Verilog符號(hào)已經(jīng)建立，放置到了高層原理設(shè)計(jì)里，并且連接到了設(shè)備的I/ O和時(shí)鐘?，F(xiàn)在可以生成Verilog代碼來(lái)履行某些功能，在這個(gè)案例中可使發(fā)光二極管閃爍。為了管理序列的邏輯能力，可以在設(shè)計(jì)里引入一個(gè)簡(jiǎn)單的數(shù)據(jù)路徑。

　　這個(gè)數(shù)據(jù)路徑包含一個(gè)8位ALU，其具備精簡(jiǎn)指令集，兩個(gè)數(shù)據(jù)寄存器、兩個(gè)累積器、位移和比較邏輯、一個(gè)4 deep的 8位FIFO。為了保持設(shè)計(jì)簡(jiǎn)單，只用到了兩個(gè)ALU，用來(lái)將累加器設(shè)置為0，每次開(kāi)啟或關(guān)閉序列執(zhí)行的時(shí)候累加器就遞增。對(duì)于較復(fù)雜的定序設(shè)計(jì)，開(kāi)發(fā)人員可以聯(lián)合多個(gè)ALU形成一個(gè)16位或24位處理器。這樣的處理器類(lèi)似于bit-slice處理器，其在70年代和80年代早期比較流行，它可以為次序的子系統(tǒng)提供足夠的處理能力，。

　　數(shù)據(jù)路徑配置工具示圖如下。請(qǐng)注意CFGRAM（配置RAM）的前二行注釋?zhuān)?ldquo;A0 - 0”，這是給累加器0清零，“A0 - A0+1”，實(shí)現(xiàn)在A0累加值。

　　圖3：數(shù)據(jù)路徑配置工具。

　　片上系統(tǒng)（SOC）技術(shù)以可編程的方式重新利用了bit-slice技術(shù)，用來(lái)把處理任務(wù)智能地分配到其他可編程硬件，從而減少主CPU的負(fù)荷。使用這種方法，可以研制出一種標(biāo)準(zhǔn)狀態(tài)機(jī)。不同的是，通常算法功能要消耗大量的邏輯門(mén)。而在新的方式中這已無(wú)需再關(guān)注，因?yàn)檫@些功能在標(biāo)準(zhǔn)標(biāo)準(zhǔn)ALU即可實(shí)現(xiàn)，它包含由基于PLD的狀態(tài)機(jī)控制的數(shù)據(jù)路徑與/或邏輯。

　　這個(gè)設(shè)計(jì)獨(dú)立運(yùn)行于主CPU。主應(yīng)用程序可以通過(guò)API（可以修改執(zhí)行參數(shù)）控制燈序電路，燈序電路初始化之后，就不再需要CPU。此外，這種實(shí)現(xiàn)方式同使用CPU方式相比，本身即可提高效率、可以使用更少的晶體管，從而更好的降低整體系統(tǒng)功耗，給其他特性預(yù)留出更多資源。

　　本文討論了LED燈序電路設(shè)計(jì)，同樣的設(shè)計(jì)方法也可用到類(lèi)似設(shè)計(jì)，可以通過(guò)功能強(qiáng)大的SOC集成結(jié)構(gòu)來(lái)執(zhí)行各種各樣的需要頻繁處理的任務(wù)，降低主CPU負(fù)荷?，F(xiàn)在，工程師不斷面臨很多壓力：提高性能、降低功耗、減少成本…擁有一種像這樣的系統(tǒng)設(shè)計(jì)工具可以幫助工程師不斷地創(chuàng)造奇跡，達(dá)到公眾對(duì)他們的期望。