基于Q-Coder算術(shù)編碼器IP核的設(shè)計(jì)

4 實(shí)驗(yàn)結(jié)果與分析

(1)將Verilog源程序在QuartusⅡ軟件中綜合后，得到的參數(shù)如下：

1)器件名稱(chēng)：EP20K200efc484-2x;

2)FPGA時(shí)鐘最高頻率：45.18MHz;

3)Total logic elements:3660/8320 (44%)。

(2)功能驗(yàn)證。目前，只有JBIG[8]標(biāo)準(zhǔn)中有驗(yàn)證算術(shù)編碼器編碼正確性的測(cè)試向量，因此該測(cè)試向量被用以測(cè)試本文設(shè)計(jì)IP核的正確性。需要說(shuō)明的是：JBIG標(biāo)準(zhǔn)中的算術(shù)編碼器會(huì)產(chǎn)生“FF AC”標(biāo)志位[8]，而JPEG2000中的MQ-Coder算術(shù)編碼器并不產(chǎn)生該標(biāo)志位[1]。

將JBIG中的測(cè)試向量作為輸入，經(jīng)過(guò)本文設(shè)計(jì)的算術(shù)編碼IP核處理后的結(jié)果如圖5所示，由圖5可知本文設(shè)計(jì)的算術(shù)編碼IP核完全正確。

(3)由概述可知，Jasper軟件具有一定的權(quán)威性，因此在實(shí)驗(yàn)中被使用。表1列出了對(duì)于同一個(gè)圖像文件，Jasper軟件中算術(shù)編碼模塊執(zhí)行所需的時(shí)間和本文設(shè)計(jì)的算術(shù)編碼IP核執(zhí)行所需的時(shí)間以及兩者時(shí)間之比。

5 結(jié)論

本文提出的一種實(shí)現(xiàn)算術(shù)編碼的集成電路IP核，經(jīng)過(guò)仿真和FPGA驗(yàn)證，能夠符合JPEG2000標(biāo)準(zhǔn)，仿真結(jié)果表明，在相同的條件下，該IP核編碼所需時(shí)間僅約為軟件編碼所需時(shí)間的40%，從而大大提高了算術(shù)編碼的效率，使得將來(lái)其應(yīng)用于實(shí)時(shí)處理系統(tǒng)成為可能;并且將來(lái)可以定制所需的ASIC電路，用于新一代數(shù)字照相機(jī)等具有廣泛市場(chǎng)前景的項(xiàng)目。