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          基于ARM的高精度數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

          作者: 時(shí)間:2012-05-22 來(lái)源:網(wǎng)絡(luò) 收藏

          3 抗干擾

          A/D轉(zhuǎn)換過(guò)程中,會(huì)遇到被采集信號(hào)小而干擾噪聲強(qiáng)的情況,干擾有來(lái)自器件溫度變化、接觸電阻、引線電感、接地和電源等。因此,在整個(gè)中,要特別注意抗干擾的,根據(jù)具體的采集,本方案中主要考慮了以下幾方面:

          (1)合理設(shè)計(jì)印制板:根據(jù)硬件功能進(jìn)行模塊化布局,數(shù)字部分和模擬部分要分開(kāi),使用多層板,電源層和地層相互獨(dú)立,電源線和地線要相對(duì)加粗;合理走線,避免信號(hào)線與高頻線近距離平行走線。

          (2)電源設(shè)計(jì)方面:在設(shè)計(jì)每個(gè)芯片的供電電路時(shí),在每個(gè)芯片的電源附近并聯(lián)去耦電容和旁路電容。

          去耦電容為芯片提供局域化的直流,旁路電容可以消除高頻輻射噪聲和抑制高頻干擾。

          (3)接地方面:模擬地和數(shù)字地應(yīng)嚴(yán)格分開(kāi),最后單點(diǎn)共地。共地點(diǎn)選擇在ADC芯片管腳所需電流最大的位置,這樣可以使大電流對(duì)地回流最近,以避免對(duì)模擬電路的干擾,提高的采集精度。模擬地和數(shù)字地可以通過(guò)磁珠連接,由于磁珠的高頻阻抗大,而直流電阻為零,能夠?yàn)V除高頻電流減少地線上的高頻噪聲。

          (4)防止空間電磁輻射對(duì)系統(tǒng)的干擾:由金屬材料做成屏蔽罩,將器件屏蔽起來(lái),并將屏蔽罩妥善接地。

          4 的時(shí)序控制

          對(duì)該A/D芯片CLK的要求為小于5 MHz即可,本方案結(jié)合的處理能力,選用1 MHz的時(shí)鐘,A/D芯片每20個(gè)時(shí)鐘周期完成一次轉(zhuǎn)換,采集率為50kHz。時(shí)鐘信號(hào)CLK可以一直輸出。CLK為上升沿觸發(fā)。芯片上電后,首先進(jìn)行復(fù)位操作,將h.jpg置為低電平并保持寬度50ns以上,之后一直將RST置為高電平。i.jpgj.jpg平時(shí)一直為高電平,當(dāng)需要采集的時(shí)候,將i.jpg同時(shí)置為低電平,并將i.jpg保持時(shí)間為50 ns到半個(gè)時(shí)鐘周期的寬度,之后i.jpg信號(hào)恢復(fù)到高電平。此時(shí)完成輸入端信號(hào)的鎖存。經(jīng)過(guò)20個(gè)時(shí)鐘周期后,4個(gè)通道都已完成模/數(shù)轉(zhuǎn)換,并把轉(zhuǎn)換結(jié)果放在輸出端對(duì)應(yīng)的寄存器內(nèi)。下一步要做的就是把寄存器內(nèi)的數(shù)依次取出,讀進(jìn)單片機(jī)里。將k.jpg置為低電平,將l.jpg置為低電平,并將AO,A1,A2同時(shí)置為0,0,0,之后經(jīng)過(guò)40 ns后,通道1的數(shù)據(jù)便放到了16位數(shù)據(jù)總線上。單片機(jī)可以進(jìn)行讀取。的寬度可以和時(shí)鐘一樣,當(dāng)變?yōu)楦唠娖綍r(shí),單片機(jī)讀取16位數(shù)據(jù)總線上1通道的轉(zhuǎn)換結(jié)果。隨后l.jpg變?yōu)榈碗娖?,并將A0,A1,A2同時(shí)置為0、0、1,之后經(jīng)過(guò)40 ns后,通道2的數(shù)據(jù)便放到了16位數(shù)據(jù)總線上,隨后在為高電平時(shí)將數(shù)據(jù)總線上的2通道的數(shù)據(jù)讀走。然后依次時(shí)序繼續(xù)讀取通道3和通道4的數(shù)據(jù)。4個(gè)通道的時(shí)序都讀取結(jié)束后,將k.jpg置為高電平,將l.jpg置為高電平。工作時(shí)序圖如圖7所示。

          g.JPG

          5 結(jié)語(yǔ)

          本系統(tǒng)設(shè)計(jì)以低功耗、小尺寸、低成本和為目標(biāo)。介紹系統(tǒng)時(shí)鐘電路設(shè)計(jì)、ADC單元設(shè)計(jì)、電源設(shè)計(jì)、抗干擾設(shè)計(jì)及的控制時(shí)序設(shè)計(jì)。設(shè)計(jì)的難點(diǎn)在于并行A/D采集模塊與芯片的通信及時(shí)序控制問(wèn)題。調(diào)試結(jié)果表明該方案工作性能強(qiáng),體積小,成本低,非常適用于小型化、低成本的數(shù)據(jù)采集領(lǐng)域。


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