單片機(jī)系統(tǒng)多串行口設(shè)計技術(shù)

１　引言

在以單片機(jī)為核心的測控系統(tǒng)中．微控制器往往需要兩個或兩個以上的串行口與其他主機(jī)或外設(shè)進(jìn)行通訊，如何使系統(tǒng)具備多個串行接口，是一個具有普遍性的問題。尤其在航空航天領(lǐng)域，由于ＧＰＳ、大氣數(shù)據(jù)系統(tǒng)、數(shù)字羅盤、無線電高度表、甚至陀螺等航空電子設(shè)備普遍采用串行通訊方式，單片計算機(jī)系統(tǒng)就更需要有多個串行口以滿足與外界信息交換的需要。

２　常用的多串行口設(shè)計方法

①選用多串行口單片機(jī)

直接選用多串行口單片機(jī)作為系統(tǒng)的ＣＰＵ，顯然是最直接有效的方法。現(xiàn)在有許多新型ＣＰＵ配備兩個或兩個以上串行口，如Ｗ７７Ｅ５８、ＤＳ８０Ｃ３２０、ＭＳＰ４３０Ｆ１４９、Ｃ８０５１Ｆ０２０單片機(jī)和數(shù)字信號處理器ＴＭＳ３２０Ｃ３０有兩個串行口，而ｃｙｇｎａｌ的Ｃ８０５１Ｆ系列單片機(jī)有４－５個全雙工的異步串行口。

②用ＣＰＵ的Ｉ／Ｏ模擬串行口

當(dāng)串行口的波特率設(shè)為９６００波特時，傳送一個ｂｉｔ需要１００ｕｓ左右，對于一般的單片機(jī)而言，軟件定時器完全有能力按異步串行通訊協(xié)議模擬出串行口的時序。所以，用ＣＰＵ的兩個Ｉ／Ｏ口和一個軟件定時器，就可以純粹用軟件模擬出一個串行口來。文獻(xiàn)介紹了一種具體的實現(xiàn)方法，發(fā)送時，只需按時序一位一位輸出數(shù)據(jù)即可，接收時，首先利用外部中斷檢測到Ｉ／Ｏ接收口上的起始電平，然后利用定時器按半個ｂｉｔ的時間長度延時接收第一個ｂｉｔ的數(shù)據(jù)，再按一個ｂｉｔ的時間長度延時依此讀取其他位的信號。

③基于高速輸入輸出的軟件串行口

８０Ｃ１９６系列單片機(jī)配備了高速輸入ＨＳＩ和高速輸出ＨＳＯ接口．可以利用ＨＳＩ和ＨＳＯ來模擬串行口。數(shù)據(jù)的輸出利用ＨＳＯ，只要在ＨＳＯ的定時器里寫入與波特率對應(yīng)的延遲時間，ＨＳＯ每中斷一次，輸出一個數(shù)據(jù)位，直到停止位輸出完畢。接收時，利用ＨＳＩ自身的信號跳變檢測功能檢測起始位，并產(chǎn)生中斷通知ＣＰＵ開始接收數(shù)據(jù)，后續(xù)的數(shù)據(jù)位由軟件定時器按波特率定時讀取。文獻(xiàn)詳細(xì)介紹了實現(xiàn)方法，并給出了完整的程序代碼；本方法在８０Ｃ１９６ＭＣ／ＭＤ單片機(jī)中。則表現(xiàn)為事件處理陣列ＥＰＡ和外設(shè)事物服務(wù)器ＰＴＳ的應(yīng)用，其優(yōu)點是ＥＰＡ的每個模塊與ＣＰＵ的指定引腳對應(yīng)，減少了軟件開銷和程序設(shè)計的復(fù)雜度。

④１６Ｃ５５０系列可編程通訊控制器

利用并行口擴(kuò)展串行口的接口芯片種類較多，其中１６Ｃ５５０系列通訊控制器普遍應(yīng)用于計算機(jī)控制系統(tǒng)和通訊設(shè)備，以實現(xiàn)ＣＰＵ與串行口和ＭＯＤＥＭ的通訊。１６Ｃ５５０配備一個串行口，１６Ｃ５５２配備兩個串行口，而１６Ｃ５５４配備四個串行口。１６Ｃ５５０系列器件的實質(zhì)是實現(xiàn)串行口與ＣＰＵ并行口的轉(zhuǎn)換，其自身有較強(qiáng)的數(shù)字邏輯功能。１６Ｃ５５０系列器件的串行口工作方式均可編程，有的還帶有開關(guān)量輸入輸出接口，可以作為ＣＰＵ的開關(guān)量擴(kuò)展接口用。

⑤用分立器件將并行口轉(zhuǎn)換為串行口

文獻(xiàn)提供了一種利用５５５定時器、Ｄ觸發(fā)器和移位寄存器等分立元件實現(xiàn)串、并口互相轉(zhuǎn)換的電路。該電路用定時器產(chǎn)生與波特率一直的同步時鐘信號，把接收到的數(shù)據(jù)移位寄存到并口供ＣＰＵ讀取，或把并行口的數(shù)據(jù)移位發(fā)出，其實質(zhì)是用若干個分立元件模擬１６Ｃ５５０的功能。

⑥串行口擴(kuò)展芯片

現(xiàn)在有一種專門的ＳＰ系列串行口擴(kuò)展芯片，可以將一路高速的全雙工串行口擴(kuò)展為多路的低速全雙工串行口，串口的波特率通過晶振統(tǒng)一確定。如ＳＰ２３２８和ＳＰ２３３８可以將一路母串口擴(kuò)展為三路子串口，ＳＰ２５３８可以將一路母串口擴(kuò)展為五路子串口。該系列芯片有輸入地址線和輸出地址線，在通過母串口向子串口發(fā)送數(shù)據(jù)時要給輸出地址線上加選擇電平，確定從哪一路子串口輸出，在通過母串口從子串口讀取數(shù)據(jù)時要檢測輸入地址線的電平，以確定是哪一路子串口的信號。該系列芯片應(yīng)該是采用分時機(jī)制，通過內(nèi)部的邏輯電路將一路數(shù)據(jù)分解為多路或?qū)⒍嗦窋?shù)據(jù)合成為一路。如ＳＰ２３２８母串口的波特率是子串口波特率的四倍，ＳＰ２５３８母串口的波特率是子串口波特率的六倍。

⑦用多路復(fù)用器擴(kuò)展串行口

文獻(xiàn)提供了一種利用多路復(fù)用器ＭＡＸ３５３將一路串行口擴(kuò)展為兩路的方法。在發(fā)送信號的時候，ＣＰＵ先給出ＭＡＸ３５３的端口選擇地址，串行信號經(jīng)多路復(fù)用器的切換，從指定通道發(fā)送出去。在接受信號的時候，將多路復(fù)用器默認(rèn)為第一通道，第二路串行口的ＲＸＤ２同時接到（２ＰＵ的外部中斷引腳上。如果第一通道有數(shù)據(jù)，則直接接收。如果第二通道有數(shù)據(jù)．ＲＸＤ２的起始位將產(chǎn)生一個外部中斷，ＣＰＵ進(jìn)入中斷響應(yīng)程序，將復(fù)用器切換到第二通道，接受ＲＸＤ２的數(shù)據(jù)。一個字節(jié)接收完畢后，將復(fù)用器切換回第一通道。

文獻(xiàn)的方法占用了一個外部中斷，且只能將一路串口擴(kuò)展為兩路?；谕瑯拥乃悸?，可以利用四選一多路復(fù)用器將一路串行口擴(kuò)展為兩路以上。發(fā)送

數(shù)據(jù)的操作過程同上。為了實現(xiàn)數(shù)據(jù)的接收，需要用可編程邏輯器件或鎖存器及編碼器設(shè)計一個通道選擇電路，哪一路先有起始位，將多路復(fù)用器選通到哪一路。ＣＰＵ根據(jù)通道選擇電路的輸出確定所收數(shù)據(jù)的通道編號。

⑧運用ＦＰＧＡ／ＣＰＬＤ設(shè)計串行口

ＦＰＧＡ／ＣＰＬＤ具有強(qiáng)大的電路模擬功能。利用ＦＰＧＡ／ＣＰＬＤ可以設(shè)計并行口轉(zhuǎn)串行口的時序邏輯電路，該電路一般由四部分組成：總線接口與控制邏輯部分、波特率發(fā)生部分、移位輸出與鎖存部分、移位輸入與鎖存部分。該電路波特率可以調(diào)節(jié)，有片選線和讀寫線。ＣＰＵ通過并行口對電路進(jìn)行訪問。從實質(zhì)上說，該電路模擬了可編程控制器１６Ｃ５５０的串行接口功能。事實上，ＦＰＧＡ／ＣＰＬＤ有很大的靈活性。可根據(jù)實際需要和系統(tǒng)資源對電路進(jìn)行適當(dāng)裁剪，也可把多路復(fù)用技術(shù)或時分復(fù)用技術(shù)運用于串行口的模擬。

３　多串行口設(shè)計方法的比較研究與選擇原則

以上８種方法，各有利弊。顯然，選用多串口ＣＰＵ是最為直接有效的方法，但是選用一種新型號的ＣＰＵ，對于開發(fā)者來說，有一定的開發(fā)風(fēng)險，有時還有受到供貨渠道和開發(fā)條件的限制。選用專用芯片是一種可靠性最高的串口外部擴(kuò)展法，有技術(shù)成熟、軟件工作量小等諸多優(yōu)勢。不足之處是硬件成本增加、體積增加，有時還要占用外部中斷源。選用多路復(fù)用器。其好處是可以實現(xiàn)ＣＰＵ一點對多點的通訊、軟硬件成本低、可靠性高，致命缺點是ＣＰＵ不能同時接收多路輸入數(shù)據(jù)。選用ＦＰＧＡ／ＣＰＬＤ既可以設(shè)計串行接口本身，又可以用來實現(xiàn)多路串口切換，或管理多個串行接口芯片的中斷源。優(yōu)點是可靠性高、ＣＰＵ軟件開銷小，不足是開發(fā)成本稍大、硬件成本高。用分立元件實現(xiàn)串行口的轉(zhuǎn)換，優(yōu)點是軟件工作量小，不足是電路復(fù)雜、可靠性差、要占用外部中斷源。利用軟件模擬串行接口，其優(yōu)點不言而喻．既不增加任何硬件，又不占用外部中斷源。缺點是軟件復(fù)雜度高、ＣＰＵ開銷大、要占用軟件定時器。