基于單片機(jī)的高速信號(hào)測(cè)試接口板的實(shí)現(xiàn)

圖5是中斷接收子程序的流程圖。串口每進(jìn)入一個(gè)字節(jié)就產(chǎn)生一次串口中斷，進(jìn)入到該子程序中。每次中斷都要先檢查聯(lián)絡(luò)標(biāo)志位，若該標(biāo)志位為0，則表明送入的是聯(lián)絡(luò)字節(jié)，檢查該字節(jié)和約定的聯(lián)絡(luò)信號(hào)是否一致，若一致， 表明通信正常，將聯(lián)絡(luò)標(biāo)志位置1；如果聯(lián)絡(luò)標(biāo)志位已被置1，則檢查數(shù)據(jù)結(jié)束標(biāo)志位，若該標(biāo)志位為0，則將數(shù)據(jù)以字節(jié)為單位寫(xiě)入FIFO1，每次中斷寫(xiě)入一個(gè)字節(jié)，并將計(jì)數(shù)器減1，若計(jì)數(shù)器減到零，表明數(shù)據(jù)傳輸結(jié)束，將數(shù)據(jù)結(jié)束標(biāo)志位置1并跳出中斷。

發(fā)送子程序執(zhí)行的是將數(shù)據(jù)從FIFO2發(fā)送到PC機(jī)的過(guò)程，與接收子程序流程基本相同，只是前者為查詢方式，后者為中斷方式，故不贅述。

4 測(cè)試結(jié)果

根據(jù)以上方案進(jìn)行了電路設(shè)計(jì)和調(diào)試。被測(cè)FPGA(Field Programme Gate Array)單元電路的數(shù)據(jù)總線頻率為40 MHz，數(shù)據(jù)總線寬度為32 b，要求測(cè)試的數(shù)據(jù)量為2 Mb。RS232口采用19．2 k的波特率，數(shù)據(jù)輸出或輸入需要約2．5 min，但比起使用PCI或USB接口的開(kāi)發(fā)代價(jià)，這種時(shí)間上的微耗是完全可以接受的。

為了驗(yàn)證測(cè)試接口板，先令單元電路不對(duì)數(shù)據(jù)做任何處理，只與測(cè)試接口板進(jìn)行時(shí)序上的配合，兩者進(jìn)行聯(lián)調(diào)?？梢钥吹綇挠?jì)算機(jī)產(chǎn)生的數(shù)據(jù)文件與送回的數(shù)據(jù)文件完全相同，這就證明該測(cè)試接口板能夠準(zhǔn)確無(wú)誤地傳送數(shù)據(jù)。然后再令單元電路在時(shí)序配合的基礎(chǔ)上加載自己的功能程序，就可以在計(jì)算機(jī)內(nèi)分析和比較單元電路的輸出結(jié)果了，測(cè)試結(jié)果表明單元電路的輸出與計(jì)算機(jī)仿真的結(jié)果完全符合，進(jìn)一步證明了該測(cè)試方案的正確性。

如果需要測(cè)試不同數(shù)據(jù)總線寬度的電路，只需根據(jù)需要改變FIFO的總線匹配設(shè)置管腳的電平，并修改單片機(jī)程序中的相應(yīng)語(yǔ)句即可?？梢钥闯觯摐y(cè)試接口板在應(yīng)用方面有較大的靈活性。

5 結(jié)語(yǔ)

迄今為止，基于本方案的測(cè)試接口板已經(jīng)成功地完成了多項(xiàng)單元電路的性能測(cè)試工作。實(shí)踐證明其工作穩(wěn)定可靠，實(shí)現(xiàn)簡(jiǎn)單，并且可以測(cè)試不同數(shù)據(jù)總線速率(110 MHz以下)、數(shù)據(jù)寬度(36 b以下)以及各種不同功能的單元電路。這種以相對(duì)低廉的控制器件為主測(cè)試較高速數(shù)字單元電路的方案，在通信系統(tǒng)的設(shè)計(jì)和調(diào)試方面有重要的實(shí)際應(yīng)用價(jià)值。