利用單片機(jī)和CPLD實現(xiàn)直接數(shù)字頻率合成（DDS）

3.2.1 頻率值的接收與顯示

鍵盤、顯示部分用來實現(xiàn)用戶與單片機(jī)的交互。系統(tǒng)采用中斷查詢的方式接收通過鍵盤輸入的頻率值。該頻率值一方面送到數(shù)碼顯示接口進(jìn)行顯示，另一方面轉(zhuǎn)化成頻率控制字送往相位累加模塊。鍵盤顯示接口部分如圖3所示，圖中虛線框內(nèi)部分均由CPLD實現(xiàn)。

3.2.2 數(shù)控振蕩源（NCO）設(shè)計實現(xiàn)

這一部分是DDS信號合成中的關(guān)鍵部分，由DDS系統(tǒng)原理框圖（圖2）可知，這一部分主要是由相位累加器、地址總線控制器、數(shù)據(jù)總線控制器與SRAM組成。其中，除了SRAM外，其余3個模塊都是在CPLD上實現(xiàn)。

相位累加器是整個DDS系統(tǒng)運轉(zhuǎn)的關(guān)鍵，它設(shè)計的好壞直接影響到整個系統(tǒng)的功能和如圖4所示，它實質(zhì)上是1個帶反饋的32位加法器，性能。把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從微處理器送來的頻率控制字進(jìn)行連續(xù)相加，產(chǎn)生有規(guī)律的32位相位地址碼。設(shè)計中采用流水線技術(shù)實現(xiàn)32位加法器，通過在組合邏輯之間插入觸發(fā)器，降低了寄存器之間的傳輸延時，從而保證系統(tǒng)能夠在較高的時鐘速度下運行。

地址總線控制模塊和數(shù)據(jù)總線控制模塊是根據(jù)系統(tǒng)工作狀態(tài)的不同，對系統(tǒng)的地址總線、數(shù)據(jù)總線以及控制線進(jìn)行切換，這一部分的設(shè)計比較容易實現(xiàn)，這里就不再贅述。

3.2.3 輸出信號調(diào)理部分

這一部分是由D/A轉(zhuǎn)換器、幅度放大器和濾波器構(gòu)成，其電路如圖5所示。

DA器件選用的是AD公司的高速芯片9713B，該芯片的輸入是12位的。幅度調(diào)節(jié)電路是由放大器組成。這是1個電流反饋的高速放大電路。它把DA輸出的電流轉(zhuǎn)換成電壓，通過反饋電阻RFB的電流決定9617輸出的幅度。RL和RFF起分流作用，限制用于I/V轉(zhuǎn)換的電流，同時在9617內(nèi)部提供一個輸出電壓幅度。流過R2的電流給9617 輸出端提供一個直流偏置，調(diào)節(jié)R1的阻值可以調(diào)整偏置電流的大小。整個放大電路最大的幅度是±4.096 V。模擬輸出的最后部分是濾波電路，濾波器的選擇主要取決與系統(tǒng)所要輸出的波形。譬如我們在用DDS技術(shù)合成正弦信號時，可以選用橢圓濾波器濾波。

4 結(jié)語

與傳統(tǒng)的頻率合成方法相比，DDS合成方法具有頻率切換快、頻率分辨率高、相位變化連續(xù)等一系列突出優(yōu)點。使用單片機(jī)靈活的控制能力以及良好的人機(jī)對話功能與CPLD的高性能、高集成度相結(jié)合，能夠突破傳統(tǒng)設(shè)計中的許多設(shè)計瓶頸，使系統(tǒng)性能大幅度提高；同時，用這種方法實現(xiàn)的DDS電路具有很大靈活性，它可以根據(jù)用戶的需要設(shè)計，滿足用戶的特殊要求。因此，該系統(tǒng)具有很好的開發(fā)、應(yīng)用前景。

同時，我們也應(yīng)該注意到由于DDS數(shù)字化實現(xiàn)的固有特點，像相位累加器的相位舍位、波形幅度量化和DAC器件非理想特性，使得輸出信號頻譜雜散較大。當(dāng)合成信號的輸出頻率比較高時，表現(xiàn)得尤為突出，從而限制了輸出信號的頻率范圍。對此，我們一方面在設(shè)計過程中應(yīng)盡量減小能夠引起雜散的各種因素，另外更重要的是采取一些便于CPLD實現(xiàn)而同時能夠有效降低輸出雜散的技術(shù)，如對DDS相位累加器的改進(jìn)［2］、ROM數(shù)據(jù)壓縮［3］、使用抖動注入技術(shù)［4］等。從而使開發(fā)出的DDS系統(tǒng)性能更加優(yōu)良。

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