基于定點DSP的軟件鎖相環(huán)的設(shè)計和實現(xiàn)

1 軟件鎖相環(huán)

1.1 軟件鎖相環(huán)的結(jié)構(gòu)

圖1表示軟件數(shù)字接收機中的解調(diào)器。它包括一個由改進的costas環(huán)路^[1]構(gòu)成的載波跟蹤環(huán)路。

采樣后的中頻信號經(jīng)過數(shù)字混頻,濾掉高頻分量,通過改進的costas環(huán)路產(chǎn)生控制信號,控制數(shù)控振蕩器(NCO)得到新的本振參考信號。其中的相位檢測器和環(huán)路濾波器結(jié)構(gòu)如圖2所示。

1.2 軟件鎖相環(huán)的設(shè)計

由圖2可見,SPLL的計算由計算相位誤差和更新環(huán)路中間變量、輸出控制信號兩部分組成。算法描述可用偽碼表示:

算法描述中的中斷周期就是環(huán)路采樣時間間隔。

中斷發(fā)生后,第一步讀取基帶同相項數(shù)據(jù)和正交項數(shù)據(jù)

A是基帶信號幅度,θ_e是相位誤差。第二步計算硬判決的同相數(shù)據(jù)乘以相位誤差。

由式(3)、(5)和(6)得:

即把同相數(shù)據(jù)硬判決后結(jié)果乘以正交項數(shù)據(jù)后再乘以歸一化因子K_norm。K_norm初始值由I_baseband和Q_baseband的初始值決定,

由于定時恢復(fù)環(huán)路和AGC(自動增益控制)環(huán)路的作用,K_norm在解調(diào)過程中近似保持恒定。第三步更新環(huán)路中間變量s_pll(n),

f₀是固定的NCO中心頻率。至此,一次完整的SPLL計算完成。

在第三步和第四步計算中,環(huán)路濾波器系數(shù)C₁,C₂可以通過環(huán)路采樣時間間隔T(或者環(huán)路更新時間間隔)、環(huán)路自由頻率ω_n及環(huán)路阻尼系數(shù)ζ確定,如下兩式^[2]:

K_d為相位檢測器的增益,由于在實現(xiàn)軟件鎖相環(huán)時,基帶信號的同相和正交分量都經(jīng)過歸一化處理,故K_d=1;K₀為數(shù)控振蕩器的增益,K₀=2πT。T為調(diào)制數(shù)據(jù)速率的倒數(shù)(1/76800),ζ一般取0.707。在啟動載波恢復(fù)之前有一個頻率捕獲過程,通過1024點的FFT,可保證接收的中頻信號與本振信號之間的頻率差Δf₀最大不超過75Hz。另外系統(tǒng)設(shè)計要求SPLL的捕獲時間(pull in time)小于50ms,由此可以確定環(huán)路自由頻率ω_n。ω_n>150(radHz),取ω_n=300(radHz)。將K₀、K_d、ζ、ω_n、T代入式(3)、(4)得,C₁=67.3273309,C₂=0.1859953。

2 48位定點擴展精度算法

圖3描述的算法在TMS320VC5510上用C語言直接利用浮點運算實現(xiàn)時,只能通過C編譯器產(chǎn)生模擬浮點運算的定點指令。這種方法效率很低,每次環(huán)路計算需耗費875個指令周期。在調(diào)制數(shù)據(jù)速率為76.8kbps的數(shù)字接收機中,需要67.2MIPS的運算量。為了降低環(huán)路計算的運算量,同時保持浮點運算具有動態(tài)范圍大、精度高的優(yōu)點,筆者提出了一種48位定點擴展精度計算的方法。參加運算的每個操作數(shù)由三個16位定點數(shù)W₂、W₁、W₀級聯(lián)表示,其中高16位為二進制補碼的整數(shù)部分,低32位為二進制補碼的小數(shù)部分,符號位在最高位,也可稱為Q15.32格式,如圖3所示。

一個Q15.32數(shù)的表示范圍是(-32768,32768),小數(shù)分辨率是遠遠超過16位定點表示的精度,以下用加(ADD_48)、減(SUB_48)、乘(MULT_48)三種基本運算來說明定點擴展精度算法。操作數(shù)X由X₂、X₁、X₀構(gòu)成,操作數(shù)Y由Y₂、Y₁、Y₀構(gòu)成,結(jié)果W由W₂、W₁、W₀構(gòu)成。執(zhí)行48位加法運算時,W₂W₁W₀=X₂X₁X₀+Y₂Y₁Y₀,首先把小數(shù)部分X₁X₀和Y₁Y₀相加,結(jié)果保存到W₁W₀中,產(chǎn)生的進位位CARRY與X₂、Y₂相加,結(jié)果保存到W₂。執(zhí)行48位減法運算時,W₂W₁W₀=X₂X₁X₀-Y₂Y₁Y₀,首先X₁X₀減去Y₁Y₀,結(jié)果保存到W₁W₀,產(chǎn)生借位位BORROW,再由X₂減去Y₂和借位位BORROW,結(jié)果保存到W₂。兩個Q15.32數(shù)相乘時,乘積是一個Q30.64數(shù),出于前面實現(xiàn)SPLL時對動態(tài)范圍和計算精度的要求,該Q30.64數(shù)可以雙向截位為Q15.32的48位定點數(shù)。具體做法是保留符號位和整數(shù)部分的低15位以及小數(shù)部分的高32位。48位定點數(shù)的乘法由圖4所示。

除了以上加、減、乘三種基本運算外,48位定點擴展精度算法還包括取負(NEG_48)、數(shù)據(jù)拷貝(MOVE_48)兩種操作。取負操作即將X₁X₀取負,結(jié)果保存到W₁W₀,產(chǎn)生借位位BORROW,再用0減去X₂和借位位BORROW,結(jié)果保存到W₂;數(shù)據(jù)拷貝,即把X₁X₀拷貝到W₁W₀,X₂拷貝到W₂。

在TMS320VC5510可編程DSP的基礎(chǔ)上,利用48位定點擴展精度算法實現(xiàn)SPLL。在實現(xiàn)過程中,采取了模塊化的思路。首先,把SPLL整個環(huán)路計算封裝成一個可調(diào)用的C語言函數(shù)。函數(shù)參數(shù)包括C₁、C₂、K_norm、基帶信號的I及Q分量、環(huán)路中間變量、調(diào)整頻率。DSP的中斷例程(ISR)可以直接調(diào)用環(huán)路計算函數(shù),而且通過輸入不同的C₁、C₂,適用于不同的載波恢復(fù)環(huán)路中。另外,在函數(shù)內(nèi)部用匯編語言進行編程,以充分利用DSP的計算能力,把48位定點擴展精度算法的五個基本操作封裝成用匯編指令寫的宏(macro),對照計算流程,調(diào)用這些宏,完成SPLL的核心計算部分。經(jīng)統(tǒng)計,每次環(huán)路計算需132個指令周期,總的運算量10.1MIPS,是浮點算法運算量(67.2MIPS)的14%。

用48位擴展精度算法實現(xiàn)軟件接收機中的SPLL,解決了浮點算法運算量大的問題,同時還具備浮點算法動態(tài)范圍大、精度高的優(yōu)點,已經(jīng)成功應(yīng)用于“創(chuàng)新一號”小衛(wèi)星地面手持低功耗通信終端中。另外,本文提出的SPLL實現(xiàn)算法,通過修改環(huán)路濾波器系數(shù),也可以應(yīng)用在其他軟件接收機中,具有很好的擴展性。