異步 DSP 核心設(shè)計(jì)：更低功耗，更高性能

目前，處理器性能的主要衡量指標(biāo)是時(shí)鐘頻率。絕大多數(shù)的集成電路 (IC) 設(shè)計(jì)都基于同步架構(gòu)，而同步架構(gòu)都采用全球一致的時(shí)鐘。這種架構(gòu)非常普及，許多人認(rèn)為它也是數(shù)字電路設(shè)計(jì)的唯一途徑。然而，有一種截然不同的設(shè)計(jì)技術(shù)即將走上前臺：異步設(shè)計(jì)。

這一新技術(shù)的主要推動(dòng)力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計(jì)具有功耗低、電路更可靠等優(yōu)點(diǎn)，被看作是滿足這一需要的途徑。

異步技術(shù)由于諸多原因曾經(jīng)備受冷落，其中最重要的是缺乏標(biāo)準(zhǔn)化的工具流。IC 設(shè)計(jì)團(tuán)隊(duì)面臨著巨大的壓力，包括快速地交付設(shè)備，使用高級編程語言和標(biāo)準(zhǔn)的事件驅(qū)動(dòng)架構(gòu) (EDA) 工具，幫助實(shí)施合成、定時(shí)和驗(yàn)證等任務(wù)。如果異步設(shè)計(jì)可以使用此類工具，那么可以預(yù)計(jì)將會出現(xiàn)更多采用異步邏輯組件的設(shè)備。

在過去，小型異步電路僅用作同步電路的補(bǔ)充。僅僅在最近，新發(fā)布的商用設(shè)備才主要基于異步設(shè)計(jì)。但是此類設(shè)備主要針對小眾市場，如要求超低功耗和穩(wěn)定電流的嵌入式感應(yīng)器。

我們正在見證一款完全基于異步邏輯的通用數(shù)字信號處理器 (DSP) 核心橫空出世。無論是 IC 設(shè)計(jì)人員還是最終用戶，它帶來的好處數(shù)不勝數(shù)。

同步與異步

目前的數(shù)字設(shè)計(jì)事實(shí)上采用的是同步設(shè)計(jì)技術(shù)。由于歷史原因，這種方法得到了改良，設(shè)計(jì)工具也不斷演化。目前有一種標(biāo)準(zhǔn)流以高級語言為基礎(chǔ)，可實(shí)現(xiàn)快速開發(fā)。同步設(shè)計(jì)還可以輕松地?cái)U(kuò)展設(shè)備性能。設(shè)計(jì)人員只須提高時(shí)鐘頻率，就能使設(shè)計(jì)變得更快。

同步法包括建立功能模塊，每個(gè)模塊由一個(gè)按時(shí)鐘信號控制的有限狀態(tài)機(jī) (FSM) 驅(qū)動(dòng)。觸發(fā)器被用于存儲當(dāng)前狀態(tài)。當(dāng)接收到時(shí)鐘信號時(shí)，觸發(fā)器將更新所存儲的值。

在 DSP 的設(shè)計(jì)過程中，邏輯階段必不可少。這些階段實(shí)施操作并將結(jié)果傳遞到下一階段。下圖表示單個(gè)階段的簡單模型。異步邏輯用于在兩個(gè)觸發(fā)器之間計(jì)算電路的新狀態(tài)。例如，該邏輯云可執(zhí)行加法或乘法。

對于異步 DSP 核心，邏輯階段被調(diào)整以消除時(shí)鐘。下圖顯示了這種 DSP 架構(gòu)的基本構(gòu)造。不是由時(shí)鐘控制門閂線路，而實(shí)際上是傳遞了一個(gè)完成信號給下一邏輯階段。根據(jù)邏輯云所執(zhí)行的操作，在恰當(dāng)時(shí)候可生成完成信號。

這種本地延遲控制可以保證電路的穩(wěn)定。由于控制電路時(shí)間的邏輯就在本地，它就可以相應(yīng)地改變電壓、處理速度和溫度。

異步設(shè)計(jì)有許多種不同的途徑，而前提是電路不受單一時(shí)鐘控制。多數(shù)情況下，異步邏輯被用于通過專門的電路設(shè)計(jì)來解決具體問題。但是，異步邏輯也可用作完整 DSP 核心的基礎(chǔ)，而不僅僅是設(shè)計(jì)中偶爾需要的一種工具。其好處包括降低功耗、可靠性提高以及電磁干擾 (EMI) 低。

異步設(shè)計(jì)的好處

采用異步設(shè)計(jì)的理由非常吸引人。在正確使用中，這種方法可以實(shí)現(xiàn)更低的能耗、更好的 EMI 性能；由于消除了全球時(shí)鐘偏差，真正地簡化了設(shè)計(jì)。

功耗更低：與同步 DSP 核心相比，異步 DSP 最重要的好處就是功耗更低。事實(shí)上，這種異步核心的能效數(shù)量級高于最好的同步 DSP。

隨著硅產(chǎn)品尺寸的縮小，功耗問題越來越重要。由于線路長度為線性而面積為平方，單位面積硅功耗將隨著尺寸的縮減而增加。目前，通過降低電壓，數(shù)字設(shè)計(jì)人員已經(jīng)成功地解決了這個(gè)問題；但由于電壓閾值的限制，目前的半導(dǎo)體技術(shù)無法再有效地降低電壓。要想有效地利用新增加的功能，必須降低各個(gè)功能的功耗。

在 CMOS 技術(shù)中，門電路切換狀態(tài)時(shí)將消耗能量。在同步電路中，時(shí)鐘需要進(jìn)行多次切換，從而造成功耗。在設(shè)備或者設(shè)備的分區(qū)中分配時(shí)鐘需要時(shí)鐘緩沖器。時(shí)鐘緩沖器必須足夠大，以確保最大限度降低時(shí)鐘偏差。換言之，電路中的所有點(diǎn)必須同時(shí)接受時(shí)鐘變換。時(shí)鐘分配通常被稱為時(shí)鐘樹（Clock Tree），一般會消耗幾乎一半的總系統(tǒng)能量。樹底部的時(shí)鐘緩沖器具有相當(dāng)大的扇出量和很大的體積，因此功耗較高。

目前開發(fā)有多種技術(shù)消除切換邏輯的能耗，如時(shí)鐘門控。迄今為止，這些技術(shù)都無法實(shí)現(xiàn)異步設(shè)計(jì)的更低功耗。

時(shí)鐘門控對于異步電路來說并非必備。實(shí)際上，異步電路僅在執(zhí)行有效操作時(shí)耗能。換言之，無需增加電路的情況下，異步電路的功耗將根據(jù)所提供的性能相應(yīng)地增加。這意味著，不需要更多調(diào)整，這種設(shè)備就擁有低待機(jī)電流，其功耗也將隨實(shí)際提供的性能而增加。

切換性能更出色：除了功耗更低外，含有異步邏輯的設(shè)備還將擁有極低的 EMI。無論是 IC 設(shè)計(jì)人員還是最終用戶，它帶來的好處數(shù)不勝數(shù)。

全球或當(dāng)?shù)貢r(shí)鐘是影響 EMI 的一個(gè)最大因素。由于同步電路中的全球時(shí)鐘需要同時(shí)隨處進(jìn)行切換，因此同步設(shè)備所發(fā)出的 EMI 在特定頻率時(shí)將擁有相當(dāng)明顯的峰值。

高速設(shè)備所發(fā)出的 EMI 噪音將進(jìn)入 PCB 的電源層。隨后該噪音將出現(xiàn)在外部 I/O 或布線中，在線纜中引起多余且通常超標(biāo)的輻射。第一道防線采用解耦電容，而更昂貴的屏蔽或共模扼流線圈將用作最后一道防線。

電源層上的 EMI 也使得電源的設(shè)計(jì)更加復(fù)雜。對于高速運(yùn)轉(zhuǎn)的同步電路，電源必須經(jīng)過過濾或過量儲備，以符合電源層上所產(chǎn)生的電壓尖脈沖。

這些噪音和電源問題加在一起，增加了設(shè)計(jì)人員的設(shè)計(jì)難度，尤其在特定設(shè)計(jì)中使用大量高速 DSP 時(shí)。通過消除對于全球同步時(shí)鐘的需要，異步邏輯設(shè)計(jì)可以減輕或解決這些問題?？梢燥@著地降低 EMI，使 PCB 設(shè)計(jì)更簡單并提高系統(tǒng)的可靠性。異步電路電源波紋的缺失相當(dāng)引人注目，它表明可以獲得更好的切換性能。

下列圖顯示了同步和異步 DSP 電源噪音之間的典型差異。這些圖是示波器的屏幕截圖，測量了高性能 DSP 在電源層上產(chǎn)生的噪音。

圖 1：同步 DSP 電壓波紋

圖 2：異步 DSP 電壓波紋

在 IC 設(shè)計(jì)人員眼中，更出色的切換性能代表更可靠的電路。電路同時(shí)發(fā)生大規(guī)模切換時(shí)，將產(chǎn)生非常大的瞬時(shí)電流。在設(shè)備的電網(wǎng)上顯示為 IR 降。這意味著電網(wǎng)的某一區(qū)域在此時(shí)的電壓較低。這是意料之中的正常情況，通常都通過設(shè)計(jì)驗(yàn)證來確保電網(wǎng)能承受預(yù)計(jì)的最大電壓下降。有時(shí)這也是一種限制因素，妨礙設(shè)計(jì)人員在邏輯的特定區(qū)域進(jìn)行進(jìn)一步設(shè)計(jì)。

消除時(shí)鐘偏差：采用異步設(shè)計(jì)還有很多原因。低于 90 納米的硅片是生產(chǎn)的趨勢。這可以從硅制造商大力投入以糾正一系列問題上得以證明。他們已著手開發(fā)干涉計(jì)量學(xué)（Interferometric Metrology）等高級技術(shù)，盡量使光罩的最小特征尺寸小于當(dāng)前的曝光波長。

由于這些變量會提高設(shè)備的偏差量，因此在過程中控制它們非常重要。

時(shí)鐘偏差被定義為時(shí)鐘信號到達(dá)電路中不同點(diǎn)的時(shí)間差。

由于相同時(shí)鐘上的所有邏輯必須有序地運(yùn)行，因此時(shí)鐘偏差必須保持在最低水平，以確保電路正確運(yùn)行。設(shè)備的時(shí)鐘頻率越高，可允許的偏差越小。

隨著特征尺寸的減少，時(shí)鐘偏差的問題將更加嚴(yán)重。相比以前，特定晶片中將分為“慢速”芯片和“快速”芯片；由于密度大幅增加，單個(gè)芯片中的變量也將有所體現(xiàn)。這種狀況的性質(zhì)對于大型單片同步設(shè)備意義非常重大。

采用異步 DSP 核心可避免此類問題。DSP 核心基于小型自計(jì)時(shí)電路。因此所有定時(shí)對于該邏輯塊相關(guān)的小區(qū)域都是本地的。

穩(wěn)定性更高：半導(dǎo)體主要受三大物理屬性影響：制作流程速度、電源電壓電平和溫度。如果這些特征發(fā)生任何變化，將造成晶體管運(yùn)轉(zhuǎn)更快或更慢的情況。

同步電路必須在上述參數(shù)的最佳和最差狀態(tài)值下進(jìn)行靜態(tài)時(shí)序分析（static timing analysis），以確保設(shè)備工作正常。換而言之，同步電路有一個(gè)可以使電路停止工作的“切斷點(diǎn)”。

由于異步電路是自計(jì)時(shí)電路，因此它們在物理特征變化時(shí)只須加速或減速。因?yàn)榭刂谱杂?jì)時(shí)的邏輯與處理邏輯處于相同區(qū)域，所以溫度和電壓等環(huán)境變化都會對兩者造成影響。所以，異步電路針對抵抗動(dòng)態(tài)電壓下降等瞬時(shí)變化的抗影響性能更好，還將根據(jù)長期溫度和電壓變化進(jìn)行自動(dòng)調(diào)整。

通用異步 DSP

由于成功采用異步設(shè)計(jì)技術(shù)的各種設(shè)備不斷出現(xiàn)，異步設(shè)計(jì)正受到越來越多的關(guān)注。異步邏輯的優(yōu)點(diǎn)眾所周知。包括低功耗和更穩(wěn)定的設(shè)計(jì)等等。

直到最近，異步電路僅僅在非常必要時(shí)才使用。由于學(xué)術(shù)界的偏見，它們通常被視為邊緣產(chǎn)品?，F(xiàn)在，許多商用設(shè)備已經(jīng)開發(fā)了上述針對各類小眾市場的功能。

完全基于異步邏輯的通用 DSP 核心的出現(xiàn)表明，現(xiàn)有的工具、技術(shù)和知識創(chuàng)造的商用產(chǎn)品可應(yīng)用于更大的客戶群體。更吸引人的是，該設(shè)備可與任何現(xiàn)有 DSP 一樣進(jìn)行同樣的編程和操作。也就是說，這個(gè)解決方案在絲毫不影響可用性的基礎(chǔ)上，實(shí)現(xiàn)了異步技術(shù)的所有優(yōu)點(diǎn)。