TigerSHARC結(jié)構(gòu)的ADSP-TSl01及其應(yīng)用

1 ADSP-TSl01的主要性能
ADSP-TSl01的主要性能如下：
◆采用TigerSHARC結(jié)構(gòu)，具有3條獨(dú)立總線用于取指令、取數(shù)據(jù)、不間斷I/O；
◆指令周期4 ns，工作時(shí)鐘250 MHz；
◆單指令流多數(shù)據(jù)流(SIMD)提供兩個(gè)運(yùn)算單元，每個(gè)有一個(gè)算術(shù)邏輯單元、乘法器、移位器、寄存器組，可同時(shí)在兩個(gè)運(yùn)算單元上進(jìn)行同一指令下對不同數(shù)據(jù)的32位操作；
◆提供最大1 500 MFLOPS運(yùn)算能力；
◆片內(nèi)6 M位雙口SRAM，允許CPU、Host和DMA的獨(dú)立存取；
◆有14個(gè)DMA通道，可進(jìn)行內(nèi)存和外存、外設(shè)、主處理器、串(serial)口、鏈路(1ink)口之間的數(shù)據(jù)傳輸；
◆有2個(gè)數(shù)據(jù)地址發(fā)生器(IALU)，允許取模和按位取反操作；
◆片內(nèi)集成I/0處理器、6 M位雙口 SRAM，具有串行、連接、外部總線和JTAG測試口，支持多處理器結(jié)構(gòu)；
◆并行總線和多運(yùn)算單元，使單周期可執(zhí)行1次算術(shù)邏輯運(yùn)算、1次乘法、1次雙口SRAM的讀或?qū)?，以?次取指操作，CPU與內(nèi)存之間可進(jìn)行每周期4個(gè)32位浮點(diǎn)字的傳輸；
◆簇式多處理器最高可支持8個(gè)TigerSHARC ADSP-TSl01。
ADSP-TSl01性能測試如表1、2所列。

2 ADSP-TSl01的系統(tǒng)結(jié)構(gòu)框圖和功能簡介
圖1為ADSP一TSl01的系統(tǒng)結(jié)構(gòu)框圖。由圖可見，ADSP-TSl01包括PEX、PEY兩個(gè)運(yùn)算單元，每一個(gè)浮點(diǎn)運(yùn)算有一個(gè)算術(shù)邏輯單元、乘法器、移位器、32字寄存器組。另外，算術(shù)邏輯單元、乘法器、移位器為并行排列，可進(jìn)行單周期多功能操作，如在同一機(jī)器周期中算術(shù)邏輯單元和乘法器可同時(shí)進(jìn)行操作。

◆當(dāng)數(shù)據(jù)在存儲(chǔ)器和寄存器之間傳遞時(shí)，IALU提供存儲(chǔ)器的地址。每個(gè)IALU有一個(gè)算術(shù)邏輯單元、32字寄存器組。
◆程序控制器包括指令隊(duì)列緩沖器(IAB)和分支目標(biāo)緩沖器(BTB)。ADSP-TSl01既有4個(gè)外部中斷IRQ3～O，也有內(nèi)部中斷。
◆3條128位總線提供高的寬帶連接。每個(gè)總線允許每個(gè)周期4條指令或4隊(duì)列數(shù)據(jù)進(jìn)行傳輸。外部口和其他鏈路口的片上單元也用這些總線訪問存儲(chǔ)器。在每個(gè)周期僅能訪問一個(gè)存儲(chǔ)器塊，故DMA或外部口傳輸與處理器核在訪問同一塊時(shí)必須進(jìn)行競爭。
◆片內(nèi)6 M位SRAM，分為3個(gè)(M0、M1、M2)128位寬的2 M位的塊，可組合構(gòu)成數(shù)據(jù)、程序存儲(chǔ)器，每個(gè)SRAM與兩個(gè)總線相連，允許單周期內(nèi)完成和CPU之間4個(gè)數(shù)的傳輸。
◆外部口支持與片外存儲(chǔ)器、主機(jī)(host)及8片ADSP-TSl01的多處理器接口。外部口支持同步、異步及突發(fā)式存取。
◆ADSP-TSl01提供了4個(gè)鏈路口，每個(gè)鏈路口是8位雙向口，與SHARC DSP口不兼容。
◆DMA控制器支持獨(dú)立于處理器的后臺零等待數(shù)據(jù)傳輸。14個(gè)DMA通道分別與外部口(4)、鏈路(1ink)口(8)，autoDMA
寄存器(2)相連，外部總線可采用8/16/32/64位字長進(jìn)行DMA操作。此外還有JTAG測試口及片內(nèi)仿真。
◆串口支持250 Mb/s的收發(fā)獨(dú)立的同步傳輸。
◆具有IEEE JTAG標(biāo)準(zhǔn)1149.1測試口和片內(nèi)仿真。
◆27 mm27 mm或19 mm19 mm PBGA封裝。
◆內(nèi)部ADD1.2 V，外部ADD3.3 V。

3 ADSP-TSl01的典型應(yīng)用
根據(jù)ADSP-TSl01的系統(tǒng)結(jié)構(gòu)特點(diǎn)，給出ADSP-TSl01在雷達(dá)信號處理方面的典型應(yīng)用，如圖2所示。信號處理機(jī)主要由以下幾部分組成。
① 運(yùn)放及A/D。DPMCW接收機(jī)視頻輸出信號幅度為O～+4 V，經(jīng)運(yùn)放接收后，輸出到A/D的模擬輸入端。運(yùn)放及A/D分為I、Q兩路輸入，以32位定點(diǎn)數(shù)同時(shí)采集到DSP1，在DSP1內(nèi)分為I、Q兩部分進(jìn)行處理。
② CPLD。CPLD內(nèi)部主要完成對數(shù)據(jù)的鎖存，產(chǎn)生A/D采樣時(shí)鐘、各個(gè)DSP的中斷請求信號和數(shù)據(jù)發(fā)送的同步信號。
③ DSP1。DSP1主要完成：A/D數(shù)據(jù)輸入變換，并輸出到DSP2；系統(tǒng)自舉。系統(tǒng)采用EPROM自舉方式，4個(gè)DSP的加載任務(wù)由DSP1完成。初始化時(shí)，DSP1通過鏈路口1發(fā)出一個(gè)控制字，將工作參數(shù)傳給DSP2、DSP3、DSP4。鏈路口3和鏈路口4用于系統(tǒng)自舉。
④ DSP2。DSP2完成2048點(diǎn)FFT運(yùn)算。輸入數(shù)據(jù)用鏈路口0和鏈路口2，輸出數(shù)據(jù)用鏈路口1和鏈路口3。鏈路口4用于系統(tǒng)自舉。
⑤ DSP3。DSP3完成門限判斷與固定目標(biāo)對消和動(dòng)目標(biāo)運(yùn)動(dòng)速度的校正。
⑥ DSP4和DPRAM。DSP4完成數(shù)據(jù)積累，然后對數(shù)據(jù)進(jìn)行整理并輸出。
這個(gè)例子充分體現(xiàn)了ADSP-TSl01適宜多處理器結(jié)構(gòu)，通過鏈路(1ink)口支持串行處理器，而不需要任何附加邏輯電路的優(yōu)勢。

4 電源供電及功耗估計(jì)
(1) 電源供電
ADSP-TSl01有三個(gè)電源，其中數(shù)字3.3 V為l/0供電；數(shù)字1.2 V為DSP內(nèi)核供電；模擬1.2 V為內(nèi)部鎖相環(huán)和倍頻電路供電。ADSP-TSl01要求數(shù)字3.3 V和數(shù)字1.2 V同時(shí)上電。如果無法嚴(yán)格同步，則應(yīng)保證核電源1.2 V先上電，l/0電源3.3 v后上電。本系統(tǒng)在數(shù)字3.3 V輸入端并聯(lián)了一個(gè)大電容，而在數(shù)字1.2 v輸入端并聯(lián)了一個(gè)小電容。其目的就是為了保證3.3 v充電時(shí)
間大于1.2 v充電時(shí)間，以便很好地解決電源供電先后的問題。
(2)外部口功耗估計(jì)
外部口的功耗主要是輸出引腳(例如數(shù)據(jù)線的某個(gè)位由高到低，或由低到高)轉(zhuǎn)換的功率消耗，而且該功耗與系統(tǒng)無關(guān)。由于這種轉(zhuǎn)換的外部平均電流為0.137 A，因此，功耗為PDD=VDlDD=3.3 V0.137 A=0.45 W
(3)內(nèi)核功耗估計(jì)
內(nèi)核最大電流為1.277 A。該電流是DSP進(jìn)行單指令流多數(shù)據(jù)流(SIMD)方式下，4個(gè)16位定點(diǎn)字乘加與2個(gè)四字讀取并行操作以及進(jìn)行由外部口到內(nèi)部存儲(chǔ)器DMA操作所需的電流。實(shí)際上，DSP內(nèi)核電流大小還和內(nèi)核工作頻率有關(guān)，圖3所示是其內(nèi)核電流與頻率的關(guān)系曲線。因此，供給DSP內(nèi)核電流可根據(jù)不同的并行處理任務(wù)和內(nèi)核工作頻率來確定。若并行處理較少，工作頻率低，所需電流就小。這樣，最大內(nèi)核功耗為PDD=VDDIDD=1.2 V1.277 A=1.534 W。

結(jié) 語
本文介紹了ADSP-TSl01芯片及其在雷達(dá)信號處理方面的應(yīng)用。該應(yīng)用系統(tǒng)充分利用了ADSP-TSl01高速的運(yùn)算能力、數(shù)據(jù)吞吐量大以及易于多片連接，可對數(shù)據(jù)進(jìn)行串行處理的特點(diǎn)。文中還討論了DSP應(yīng)用過程中的電源設(shè)計(jì)和功耗問題，因而具有一定的工程指導(dǎo)意義。目前該系統(tǒng)已成功用于某雷達(dá)系統(tǒng)。