LMK0480X 產(chǎn)品供電電源設(shè)計(jì)指導(dǎo)

• VCC2, VCC3, VCC10, VCC11, VCC12, VCC13 是給芯片的 12 路輸出提供電源(一個(gè)供電管腳負(fù)責(zé)兩路輸出)。如果其中幾路輸出相同的頻點(diǎn)時(shí)，這幾路的供電可以連接到一起，共享供電支路，簡(jiǎn)化設(shè)計(jì)。由于輸出頻率都比較高，所以對(duì)于這幾路供電管腳建議增加磁珠，以降低芯片開(kāi)關(guān)噪聲對(duì)于芯片整體供電的影響，同時(shí)提高通道間的隔離。同時(shí)如前面提到，由于芯片內(nèi)部已經(jīng)集成了高頻去耦電容，所以不需要外部的去耦電容。

當(dāng)輸出的頻率較低時(shí)(〈10MHz)，或者輸出單端 LVCMOS 或者高擺幅的 LVPECL 信號(hào)時(shí)，為了降低供電環(huán)路的阻抗，建議去掉磁珠或在管腳處增加一個(gè)大一點(diǎn)的去耦電容，提供開(kāi)關(guān)電流。

• 當(dāng)輸出時(shí)鐘類(lèi)型是 LVPECL 時(shí)，應(yīng)防止輸出到地有電容。因?yàn)檫@樣很容易形成到地的短路環(huán)路，不僅需要電源管腳提供很大的開(kāi)關(guān)電流，同時(shí)將頻率噪聲引入到地平面，給系統(tǒng)帶來(lái)了干擾。

2.2 PSRR(Power Supplier Rejection Ratio)性能分析

為了表征各類(lèi)不同供電管腳的電源噪聲對(duì) LMK0480X 輸出噪聲的影響，通常采用電源噪聲抑制比 PSRR來(lái)表征鎖相環(huán)芯片的抗電源噪聲能力，本節(jié)通過(guò)實(shí)際測(cè)試樣例評(píng)估 LMK0480X 的供電噪聲抑制性能。

2.2.1 測(cè)試設(shè)置

PSRR 測(cè)試基于 LMK0480X 評(píng)估板，在這些測(cè)試中，測(cè)試框圖如 Figure2，設(shè)置如下：

1. 外部 VCXO 使用獨(dú)立的干凈電源供電，排除 VCXO 對(duì)測(cè)試結(jié)果的影響。

2. 去掉芯片外部的去耦電容和磁珠，排除這些器件對(duì)芯片 PSRR 的影響。

3. 干擾源通過(guò)信號(hào)發(fā)生器產(chǎn)生合路進(jìn)入測(cè)試的電源管腳。干擾源的頻率從 50KHz 到 2 MHz 連續(xù)掃描，測(cè)試干擾信號(hào)在環(huán)路帶寬內(nèi)外，對(duì)于芯片 PSRR 性能的不同影響。

4. 干擾源輸入信號(hào)的擺幅固定在 Vin = 100mV;測(cè)量輸出端口載波兩側(cè)的對(duì)應(yīng)的干擾源帶來(lái)的雜散(偏移對(duì)應(yīng)的干擾源頻率)的功率 Ps dBm，將 Ps 轉(zhuǎn)換為電壓幅度 Vs，轉(zhuǎn)換公式以及 PSRR計(jì)算公式如 Equation 1 。

2.2.2 不同供電管腳噪聲對(duì) LMK0480X 輸出噪聲的影響分析

1.當(dāng)干擾電源輸入到所有的供電管腳，測(cè)試所有輸出管腳的 PSRR。如下圖所示，幾乎所有輸出端口的 PSRR 大約是 25dBc。

Figure 3 干擾電源應(yīng)用到所有供電管腳的 PSRR 測(cè)試結(jié)果

2.只將干擾源輸入到 LMK0480X 其中一路輸出管腳供電，其它供電管腳都使用干凈的電源，PSRR 測(cè)試結(jié)果如下圖;可以看到，只有使用干擾電源的那一路 PSRR 結(jié)果比較差，其它輸出受到干擾電源的影響不大，都可以達(dá)到 60dBc 以上。

在沒(méi)有使用干擾電源的端口加上去耦電容，繼續(xù)上面的實(shí)驗(yàn)發(fā)現(xiàn)，可以發(fā)現(xiàn)受到電源干擾的輸出端口的 PSRR 也略有改善，但仍然是最差。