精密逐次逼近型ADC基準電壓源的設計方案

基準電壓輸入

逐次逼近型ADC的簡化原理圖見圖1.采樣間隔期間，容性DAC連接至ADC輸入，并且與輸入電壓成比例的電荷被存儲在電容器中。轉(zhuǎn)換開始后，DAC從輸入端斷開。轉(zhuǎn)換算法逐個開關每一位至基準電壓或地。電容上的電荷再分配可導致電流流入或流出基準電壓源。動態(tài)電流負載是ADC吞吐速率和控制位檢驗的內(nèi)部時鐘的函數(shù)。最高有效位(MSB)保持大部分的電荷，需要大部分電流。

圖1. 16位逐次接近型ADC原理簡化圖

圖2顯示AD7980 、16位、1 MSPS、PulSAR? 逐次逼近型ADC基準電壓輸入端的動態(tài)電流負載。通過觀察基準電壓源和基準電壓引腳之間500 Ω電阻上的電壓降，得出測量值。曲線顯示電流尖峰高達2.5 mA,并且在整個轉(zhuǎn)換期間分布著較小的尖峰。

圖2. AD7980動態(tài)基準電流

若要支持該電流，同時保持基準電壓的無噪聲特性，需在盡可能靠近基準電壓輸入放置一個高數(shù)值、低ESR的儲能電容，通常為10 ?F或更大。較大的電容會進一步平滑電流負載，并降低基準電壓源電路的負擔，但極大的電容會產(chǎn)生穩(wěn)定性問題?；鶞孰妷涸幢仨氁芴峁┕酀M基準電容所需的平均電流，而不會導致基準電壓下降過大。在ADC數(shù)據(jù)手冊中，基準輸入電流平均值通常在特定的吞吐速率下指定。例如，在AD7980數(shù)據(jù)手冊中，將1 MSPS下5 V基準電壓源的平均基準電流指定為330 ?A典型值。兩次轉(zhuǎn)換之間不消耗電流，因此基準電流隨吞吐速率成線性變化，在100 kSPS時降至33 ?A.基準電壓源--或基準電壓緩沖器--在最高的目標頻率下必須具有足夠低的輸出阻抗，以便在ADC輸入端保持電壓水平，使電壓不至于因為電流而產(chǎn)生太大的壓降。

基準電壓源輸出驅(qū)動

圖3顯示典型的基準電壓源電路?；鶞孰妷涸纯杉删哂凶銐蝌?qū)動電流的緩沖器，也可采用適當?shù)倪\算放大器作為緩沖器。為避免轉(zhuǎn)換誤差，特定吞吐速率下所需的平均電流不應使基準電壓下降超過½ LSB.該誤差在突發(fā)轉(zhuǎn)換中最為明顯，因為此吞吐速率下基準負載將從零變化到平均基準電流。

圖3. 典型精密逐次逼近型ADC基準電壓源電路

AD7980為16位ADC,其IREF = 330µA,VREF = 5 V;使用該ADC作為確定基準電壓源是否具有足夠驅(qū)動能力的示例，則對于½ LSB壓降，最大允許輸出阻抗為：

大部分基準電壓源不指定輸出阻抗，但會指定負載調(diào)整率，通常以ppm/mA表示。將其乘以基準電壓并除以1000即可轉(zhuǎn)換為輸出阻抗。例如，ADR435超低噪聲XFET® 5 V基準電壓源指定流出電流時的最大負載調(diào)整率為15 ppm/mA.轉(zhuǎn)換為電阻，可得：

因此，就輸出阻抗而言，ADR435應該足夠了。它可流出的最大電流為10 mA,足夠處理330 µA的平均基準電流。當ADC輸入電壓超出基準電壓，哪怕只有很短的一段時間，它也會向基準電壓源注入電流，因此基準電壓源必須要能吸取一定量的電流。圖4顯示ADC和基準電壓輸入之間的二極管連接，在輸入超量程條件下它可造成電流流入基準電壓源。與某些老的基準電壓源不同，ADR435能吸收10 mA電流。

圖4. AD7980模擬輸入結構

由于基準電流的參數(shù)要求與吞吐速率成線性關系，較低的吞吐速率或使用較低吞吐率的ADC(如500 kSPS AD7988-5 或100 kSPS AD7988-1 (IREF = 250 µA)時，可采用較高輸出阻抗(功耗較低)的基準電壓源。通過降低基準電流，可算出最大輸出阻抗。請注意，這些公式僅作參考準則，對選擇的基準電壓源必須測試硬件驅(qū)動能力。

當所選基準電壓源的驅(qū)動能力不夠時，或者首選微功耗基準電壓源時，可使用基準電壓緩沖器?？赏ㄟ^將適當?shù)倪\算放大器配置為單位增益而實現(xiàn)。運算放大器必須具有低噪聲和適當?shù)妮敵鲵?qū)動能力，并且要能夠穩(wěn)定工作在較大容性負載下。它還必須要能提供所需電流。通常不指定運算放大器的輸出阻抗，但一般可通過輸出阻抗與頻率的關系圖確定，如圖5中的AD8031 80 MHz軌到軌運算放大器所示。

圖5. AD8031 ROUT 與頻率

位于100 kHz以下，則輸出阻抗低于0.1 Ω;而直流時則低于0.05 Ω，因此就我們1 MSPS下驅(qū)動AD7980的示例而言，它是不錯的選擇。在寬頻率范圍內(nèi)保持低輸出阻抗對于驅(qū)動基準電壓輸入而言非常重要。即便是較大的電容值，儲能電容也永遠無法消除基準電壓輸入端消耗的電流。電流紋波的頻率成分是吞吐速率和輸入信號帶寬的函數(shù)。大儲能電容處理與吞吐速率相關的高頻電流，而基準電壓緩沖器必須能夠在最大輸入信號頻率(或儲能電容阻抗變得足夠低，可提供所需電流的頻率)保持低阻抗?；鶞孰妷涸磾?shù)據(jù)手冊中的典型曲線顯示輸出阻抗與頻率的關系，選擇基準電壓源時應加以考慮。

AD8031就是一個很好的選擇，它在容性負載大于10 µF時性能穩(wěn)定。其它運算放大器(比如ADA4841)也會在大電容下穩(wěn)定，因為它們主要驅(qū)動穩(wěn)定的直流電平，但某些特定的運算放大器必須測試確定加載特性。在電容之前使用串聯(lián)電阻以保持穩(wěn)定并不是個好主意，因為這會增加輸出阻抗。

以一個基準電壓源驅(qū)動多個ADC時，基準電壓緩沖器非常有用，比如圖6中顯示的同步采樣應用中的情形。

圖6. 基準電壓源電路驅(qū)動多個ADC

所有ADC基準電壓輸入都有各自的儲能電容，盡可能靠近基準電壓輸入引腳放置。每條從基準電壓輸入出發(fā)的走線經(jīng)路由后返回位于基準電壓緩沖器輸出端的星型連接，最大程度降低串擾效應。具有低輸出阻抗和高輸出電流能力的基準電壓緩沖器可驅(qū)動許多ADC,具體取決于電流要求。請注意，緩沖器必須要能在額外電容下穩(wěn)定，該額外電容與多個基準電壓電容有關。

噪聲和溫度漂移

一旦確定了驅(qū)動能力，必須確?；鶞孰妷涸措娐返脑肼暡挥绊慉DC性能。為了保持信噪比(SNR)和其它規(guī)格，必須將基準電壓源噪聲貢獻限定為ADC噪聲的一小部分(比較理想的是20%或更低)。AD7980集成5 V基準電壓源，額定SNR為91 dB.轉(zhuǎn)換為rms可得：

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