DSP中電源噪聲問題

具有較高時(shí)鐘率和速度的高速DSP系統(tǒng)設(shè)計(jì)正在變得日益復(fù)雜。結(jié)果，增加了噪聲源數(shù)。現(xiàn)在，高端DSP的時(shí)鐘率(1GHz)和速度(500MHZ)產(chǎn)生可觀的諧波，這些是由于PCB線跡的作用如同天線所致。由此引起的噪聲使音頻、視頻、圖像和通信功能降低并對(duì)達(dá)到FCC/CE商標(biāo)認(rèn)證造成問題。為了降低電源噪聲，對(duì)于高速DSP系統(tǒng)設(shè)計(jì)人員來講，識(shí)別和找出可能的噪聲原因以及采用良好的高速設(shè)計(jì)實(shí)踐是關(guān)鍵。本文說明交擾、鎖相環(huán)(PLL)、去耦/體電容器在降低噪聲中的重要性。

降低交擾

交擾是一個(gè)重要的噪聲源。在高速系統(tǒng)中，信號(hào)地通路依賴于工作頻率。對(duì)于低速信號(hào)(10MHZ)，電流經(jīng)過最小電阻地通路(最短通路)返回到源。

在10MHZ以上，情況就不同。經(jīng)電流最小電感地通路返回。重要的是返回信號(hào)以電流分布傳播(圖1)，這意味著相鄰信號(hào)的返回通路可能容易重疊，導(dǎo)致交擾。

降低交擾的技術(shù)有：線跡間距加大，增加地線，降低諧波分量和線跡端接技術(shù)。

在高速DSP系統(tǒng)中，加倍信號(hào)間的線跡間距，可降低環(huán)路重疊，使交擾降低4倍。對(duì)于差分信號(hào)(Earthnet或USB)，建議間距所產(chǎn)生的信號(hào)對(duì)應(yīng)具有所需的匹配阻抗。另外，關(guān)鍵信號(hào)(即時(shí)鐘)應(yīng)屏蔽，路由信號(hào)在電源和地平板之間的內(nèi)層，或把一個(gè)地平板放置在關(guān)鍵信號(hào)下面層上。

在再制板上加信號(hào)線時(shí)，應(yīng)包括一個(gè)并聯(lián)地線。這可能提供高速電流返回通路并在電流環(huán)路中產(chǎn)生最小面積。這個(gè)附加的通路，確保返回電流不產(chǎn)生大的環(huán)路和拾取噪聲。

在降低交擾時(shí)，評(píng)價(jià)快速沿所引起的諧波和干擾是重要的。例如，在線跡上增加串聯(lián)終端電阻器，會(huì)使上升時(shí)間(Tr)減慢，這是有效地降低諧波分量的方法。噪聲幅度曲線在低頻能較好地衰減諧波分量(圖2)。

線跡可做為傳輸線(在上升時(shí)間Tr小于2倍傳播延遲時(shí))。因此，應(yīng)保持線跡盡可能的短。若線跡的長度足以做為傳輸線，則用串聯(lián)終端(電阻器與輸出驅(qū)動(dòng)器串聯(lián))或并聯(lián)終端(在負(fù)載處電阻器到地)接線。若電阻器與所用線跡PCB阻抗匹配，則可以降低傳輸線反射和瞬變。

鎖相環(huán)

鎖相環(huán)(PLL)是另一個(gè)重要的噪聲源。在某些DSP中正日益采用模擬和數(shù)字版本PLL(圖3)。隔離到PLL電源時(shí)，用π形濾波器去除高頻噪聲是有效的。但它對(duì)去除低噪聲作用不大，需要用多級(jí)濾波器網(wǎng)絡(luò)。然而，在快速開關(guān)電路中，一個(gè)低壓降(LDO)穩(wěn)壓器是更適合的，因?yàn)檫@種器件在低頻具有高電源抑制比(PSRR)。若設(shè)計(jì)的系統(tǒng)運(yùn)行在噪聲環(huán)境(如汽車、電/機(jī)裝置)，具有較大的低頻瞬變，則應(yīng)選擇高PSRR穩(wěn)壓器。

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