基于可逆邏輯電路的脈沖分配器設(shè)計(jì)
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2 可逆脈沖分配器的設(shè)計(jì)
在傳統(tǒng)的不可逆時(shí)序電路中，使用的邏輯門(mén)是不可逆的。要設(shè)計(jì)可逆邏輯電路，就要使用可逆邏輯門(mén)進(jìn)行構(gòu)造。本文將傳統(tǒng)的不可逆時(shí)序電路中的邏輯門(mén)替換成可逆邏輯門(mén)，不改變?cè)须娐返脑O(shè)計(jì)原理，從而將不可逆邏輯電路轉(zhuǎn)化為可逆邏輯電路。本文引用地址：http://www.ex-cimer.com/article/175771.htm
傳統(tǒng)的可逆脈沖分配器主要是由計(jì)數(shù)器和相應(yīng)的譯碼器組成，基于扭環(huán)計(jì)數(shù)器的脈沖分配器如圖2所示。其中計(jì)數(shù)器又由觸發(fā)器級(jí)聯(lián)而成，所以要將其中的觸發(fā)器和基本的與門(mén)轉(zhuǎn)換成相應(yīng)的可逆邏輯門(mén)，另外，由于可逆邏輯電路不能有扇入或者扇出，所以圖2中的扇入扇出信號(hào)要用可逆邏輯門(mén)對(duì)信號(hào)進(jìn)行復(fù)制。
首先要將傳統(tǒng)的D觸發(fā)器轉(zhuǎn)化可逆D觸發(fā)器?？紤]到量子代價(jià)和量子門(mén)數(shù)的影響，設(shè)計(jì)了由圖1中的FRG門(mén)、F2G門(mén)構(gòu)成的可逆D觸發(fā)器，具體結(jié)構(gòu)如圖3所示。
由圖3(a)所示，當(dāng)C輸入為0時(shí)，輸出Q保持不變，當(dāng)C輸入為1時(shí)，輸出Q和D的信號(hào)相同。將圖3(a)中的電路封裝成圖3(b)所示的模塊。本文設(shè)計(jì)的可逆D觸發(fā)器(圖3)的性能指標(biāo)和文獻(xiàn)中設(shè)計(jì)的可逆D觸發(fā)器比較如表1所示。
由表1可以看出本文設(shè)計(jì)的量子可逆D觸發(fā)器比文獻(xiàn)所用的量子門(mén)數(shù)減少了5個(gè)，量子代價(jià)減少了40，垃圾位減少了6個(gè)。在設(shè)計(jì)多位脈沖分配器時(shí)，量子門(mén)數(shù)、量子代價(jià)和垃圾位會(huì)有明顯降低。
圖2所示的計(jì)數(shù)器是扭環(huán)計(jì)數(shù)器，根據(jù)設(shè)計(jì)原則，將計(jì)數(shù)器中的觸發(fā)器替換成可逆D觸發(fā)器，從而設(shè)計(jì)出可逆扭環(huán)計(jì)數(shù)器。如圖4所示。
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