三電平逆變器SVPWM控制的一種新方法
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4 系統(tǒng)驅(qū)動脈沖產(chǎn)生
4．1 硬件設(shè)計
FPGA芯片內(nèi)部為硬件并行執(zhí)行模式，邏輯資源豐富，接口靈活性及執(zhí)行速度優(yōu)于DSP。由FPGA完成矩陣計算功能，可提高系統(tǒng)實時性；DS P芯片在數(shù)據(jù)采集與分析等功能上較FPGA有獨特優(yōu)勢。故控制電路采用DSP與FPGA相結(jié)合的方法。將FPGA擴展為DSP的外設(shè)。通過16位數(shù)據(jù)總線與6位地址總線通信，如圖2所示。本文引用地址：http://www.ex-cimer.com/article/175860.htm
DSP在中斷服務(wù)程序中將數(shù)據(jù)發(fā)送至FPGA，F(xiàn)PGA經(jīng)過計算后輸出加入死區(qū)的高、低電平至驅(qū)動電路，驅(qū)動功率器件。當(dāng)主電路故障時，故障信號被送入FPGA，F(xiàn)PGA首先封鎖相應(yīng)驅(qū)動脈沖，并向DSP發(fā)送故障中斷請求。
4．2 軟件流程
DSP程序流程及FPGA內(nèi)部結(jié)構(gòu)分別如圖3和圖4所示。DSP響應(yīng)FPGA中斷請求后進(jìn)入中斷服務(wù)函數(shù)。在中斷函數(shù)中首先向FPGA發(fā)送數(shù)據(jù)，然后計算下一次中斷所需數(shù)據(jù)，以降低程序延時，提高系統(tǒng)的實時性。
FPGA根據(jù)DSP發(fā)送的數(shù)據(jù)進(jìn)行譯碼，計算矢量作用時間并轉(zhuǎn)換為加入死區(qū)的高、低電平輸出至驅(qū)動電路。當(dāng)計數(shù)器發(fā)生周期匹配時向DSP
發(fā)出中斷請求信號。
5 實驗
采用DSP與FPGA建立實驗平臺，實驗參數(shù)為：DSP工作頻率為100 MHz；FPGA時鐘頻率為50 MHz；調(diào)制度m=0．8；單周期采樣數(shù)為128次；
死區(qū)時間為0．2μs。實驗波形如圖5所示。
U相橋臂驅(qū)動電壓UgVD1～ugVD4波形如圖5a所示，逆變器輸出線電流iline及電壓uline波形如圖5b所示。實驗結(jié)果表明：該方法能夠有效實現(xiàn)NPC三電平SVPWM控制。
6 結(jié)論
此處采用簡化算法實現(xiàn)了三電平SVPWM控制方法，避免了復(fù)雜的三角函數(shù)運算。利用FPGA豐富的邏輯資源和并行處理的優(yōu)勢，節(jié)省了DSP
芯片資源，提高了控制實時性。對多電平SVPWM控制的設(shè)計具有一定的參考價值。
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