GPS自適應調零天線信號處理系統(tǒng)硬件設計
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根據設計要求，為保證7路數據同步，需要使用FPGA給A／D模塊、數字變頻模塊、D／A模塊提供相同的時鐘信號，這樣做會消耗大量的FPGA全局時鐘資源。如果加上算法在同一塊FPGA中實現，就有可能產生時鐘資源沖突，所以這次信號處理器使用主副FPGA的方式，主FPGA提供算法的實現，副FPGA向外設提供時鐘信號和控制信號。這種方式將提供更大的靈活性，如后續(xù)升級只需考慮修改主FPGA的算法，其余模塊無需改變。
主FPGA處理數據的能力標志著一個系統(tǒng)的性能，因而系統(tǒng)采用Xilinx公司Virtex-6系列的XC6VLXT75T，它可以提供5 616 kB的內嵌塊RAM，擁有多達288個DSP48E1，單端通用I／O有360個，可以實現高性能濾波以及其他數字信號處理功能。副FPGA主要提供時鐘和控制信號，系統(tǒng)選擇Xilinx公司Spartan-6系列的XC6Slx16，它可以提供2路CMT，以及576 kB的RAM和232個用戶I／O。
1．2 數字變頻模塊
數字變頻一般有兩種方法實現：一種是使用FPGA；另一種是使用專用變頻芯片。利用FPGA實現變頻器件具有靈活的特點，但數字變頻設計計算量較大，會耗費大量的FPGA資源，如果抗干擾算法也使用較復雜的算法，就有可能產生資源沖突；當數據處理速率較高時，FPGA實現的性能遠不如專用數字變頻器件。
數字下變頻包括數字解調，低通濾波等幾個處理環(huán)節(jié)，利用NCO，FIR濾波器可以完成數字下變頻；數字上變頻恰好與之相反。由于變頻芯片處理多路數據，所以選擇GC5016作為專用數字變頻器件，該器件是TI公司推出的寬頻帶4通道的可編程數字上／下變頻轉換器，提供150M samp le·s-1時鐘，具有杰出的3G性能、靈活的寬帶數字濾波、多個輸入與輸出接口選項以及超低功耗。4個完全相同的處理通道能獨立配置成上變頻，下變頻或者是兩個上變頻和兩個下變頻組合的通道。滿足了設計對變頻芯片的要求。
1．3 A／D模塊
A／D器件的選擇應該保證系統(tǒng)設計功能和性能的實現，主要應從4個方面考慮：(1)A／D速率的選擇：輸入到A／D的中頻信號為16 MHz，按照Nyquist采樣定理，系統(tǒng)應該給A／D 32 MHz的采樣速率，但這個采樣數據速率不能滿足算法對數據量的需求，根據算法需求采樣率應在60 MHz以上。(2)采用分辨率較高的器件：A／D器件的分辨率主要取決于器件的轉換位數和器件的信號輸入范圍，由此可見，分辨率越高A／D器件的信噪比就越高。根據加干擾GPS信號的動態(tài)范圍較大的實際特點，需要選擇16位或以上的A／D器件。(3)根據環(huán)境條件選擇A／D轉換芯片的環(huán)境參數。因項目對功耗不敏感，所以不作為選型主要因素。(4)根據接口特征選擇合適的A／D芯片。由于上下變頻器件種類較少，所以需要根據變頻器件接口來選擇A／D器件，保證A／D器件能和變頻器件實現無縫連接。但需要考慮電平和編碼方式等。
綜上4個方面考慮，以及參考A／D公司資料，最終選擇AD9460作為A／D轉換器。AD9460具有79 dB的信噪比，并且以130 Msample·s-1的高速中頻采樣速率達到16位的精密度，AD9460以80 Msample·s-1
采樣率工作時，其功耗為1．4W。
根據抗干擾調零算法的要求：7路中頻模擬信號經過A／D后還應保證數據同步，為保證7路數據同步，使用副FPGA給7個A／D提供相同的時鐘信號，在PCB上保證副FPGA到7個A／D芯片的時鐘線為同樣長，這樣即可在硬件上保證數據同步。
1．4 D／A模塊
數據經過算法處理后，輸出經數字上變頻還原成中頻模擬信號，需要選擇與之相適應的D／A轉換芯片。選擇D／A轉換芯片時需要考慮3方面因素：(1)D／A的轉換精度，在實際中D／A轉換器會受到電路元件參數誤差，基準電壓不穩(wěn)和運算放大器的零漂等因素影響，應采用精度較高的D／A轉換器芯片。(2)對照上變頻芯片輸出數據的編碼方式、數據位數以及速率等，選擇D／A轉換器芯片與之無縫連接，還應考慮D／A輸出動態(tài)幅度是否可以滿足射頻端的要求。(3)根據環(huán)境條件選擇A／D轉換芯片的環(huán)境參數。
最終選擇AD9747作為D／A轉換芯片。AD9747是寬動態(tài)范圍，雙通道數模轉換器，分辨率達到16 bit，最高采樣速率為250 Msample·s-1，該轉換器具有直接轉換傳輸應用特性，可以和正交調制器進行無縫連接，標志著D／A器件轉換精度的兩個參數，DNL值為2LSB，INL值為4LSB滿足了系統(tǒng)對D／A器件的要求。
2 測試信號處理系統(tǒng)
以上是信號處理系統(tǒng)硬件的詳細設計過程，為驗證信號處理模塊硬件能夠正常工作，首先用數字信號發(fā)生器給7路A／D加上頻率16MHz，峰峰值1 V，偏置為0．5 V的正弦波，7路正弦波經過A／D采樣，經下變頻到達FPGA模塊，再使用Xilinx公司提供的ChipScope觀察7路信號的波形。圖3和圖4為其中兩路使用ChipScope在FPGA中觀察到的波形。本文引用地址：http://www.ex-cimer.com/article/177904.htm
由圖像觀察可知，兩路信號在幅值和相位上大體一致。信號之間的不同步是由于電路板固有因素造成，如布線、芯片之間的差異等。因為算法對數據同步有嚴格要求，所以對這兩路信號做幅相校正。
做幅相校正后，兩路信號完全重合，滿足算法對數據同步的要求。同樣，其余幾路經過測試，與這兩路情況相同。從而驗證了從A／D模塊到FPGA模塊在硬件上滿足設計要求。在FPCA中把任一路信號直通給上變頻芯片，然后由D／A模塊輸出，用示波器觀察會發(fā)現一個頻率為16 MHz的正弦波。這就驗證了FGPA到D／A模塊在硬件上也是滿足設計要求的。
3 結束語
文中完成了數字調零天線信號處理系統(tǒng)的硬件設計，通過測試驗證了硬件的正確性，能滿足數字調零天線算法的要求。下一步工作：(1)與射頻端進行對接，完成整個硬件系統(tǒng)的調試工作。(2)把數字抗干擾調零算法在FPGA中實現。
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