數(shù)字控制DC／DC變換器中ADC的設(shè)計(jì)
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時(shí)間：2011-08-22
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3．2 差分延遲線ADC建模
設(shè)延遲鏈中的延遲單元個(gè)數(shù)為N，延遲時(shí)間td是VDD的函數(shù)：td=td(VDD)，則有
即轉(zhuǎn)換時(shí)間Tc是分辨率Vq，延遲時(shí)間td以及延遲函數(shù)的斜率的函數(shù)。
圖6為0．13μm CMOS工藝下單個(gè)延遲單元與VDD的關(guān)系曲線。本文引用地址：http://www.ex-cimer.com/article/178716.htm
4 設(shè)計(jì)方法和仿真結(jié)果
延遲單元對(duì)精度要求較高，采用全定制設(shè)計(jì)，而譯碼電路對(duì)精度要求較低，采用基于標(biāo)準(zhǔn)庫(kù)單元設(shè)計(jì)，整體電路使用Hsim進(jìn)行數(shù)?；旌戏抡妗?/p>
設(shè)計(jì)時(shí)，基準(zhǔn)電壓為1．5V，工作頻率是1．5MHz，輸入電壓從0．7～1．5V線性上升，輸出為譯碼后的結(jié)果，即6位數(shù)字信號(hào)e。Vsense每增加或減少12．5mV，e增加或減少“1”，但e的最大值是63。圖7為0．13μm CMOS工藝下差分延遲線ADC的輸入輸出曲線，可以看出，差分延遲線ADC的輸出沒(méi)有明顯偏移，零輸入對(duì)應(yīng)零輸出，線性度良好。
5 結(jié)束語(yǔ)
本文在分析了應(yīng)用于數(shù)字控制DC／DC變換器中的ADC的特點(diǎn)的基礎(chǔ)上，研究了差分延遲線ADC的建模和實(shí)現(xiàn)。該差分延遲線ADC電路結(jié)構(gòu)簡(jiǎn)單，不需要外部電路產(chǎn)生控制信號(hào)，可抵消部分工藝偏差。該ADC轉(zhuǎn)換速率很快，功耗低，適合應(yīng)用在高頻數(shù)字DC／DC變換器中。
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