500兆/秒高速A/D系統(tǒng)的實(shí)現(xiàn)

2.2 系統(tǒng)時(shí)鐘的選擇

ADC芯片MAX101A要求的采樣時(shí)鐘為500MHz的ECL差分時(shí)鐘。對(duì)于如此高速的時(shí)鐘電路,孔徑晃動(dòng)（jitter）是選擇時(shí)鐘源的一個(gè)非常重要指標(biāo)。Jitter是指時(shí)鐘沿本身不穩(wěn)定,在一定范圍內(nèi)晃動(dòng),時(shí)鐘沿的晃動(dòng)會(huì)帶來(lái)采樣點(diǎn)的不確定性,被采樣信號(hào)的頻率越高造成的誤差就越大（圖3）。經(jīng)過(guò)調(diào)研,市場(chǎng)上有兩種比較成熟的芯片可供選擇。一是Motorola公司MC12439,另一個(gè)是Synergy公司的SY89424。MC12439可輸出的頻率是50～800MHz(Peak-to-Peak jitter 25ps 8δ),/TRK1 SY89424的最高輸出頻率為1GHz(Peak-to-Peak jitter 3δ)且兩者的輸出電平都為差分的PECL。雖然兩種芯片給出的jitter相差不大,但實(shí)際上以上參數(shù)都是在輸出時(shí)鐘頻率小于其最大輸出頻率一半的條件下給出的,也就是說(shuō)此時(shí)的輸出時(shí)鐘是內(nèi)部VCO的輸出經(jīng)過(guò)分頻后得到的。如果輸出時(shí)鐘不經(jīng)分頻而直接輸出,輸出時(shí)鐘的頻率實(shí)際上是內(nèi)部鎖相環(huán)VCO頻率的兩倍,輸出時(shí)鐘的穩(wěn)定性與VCO時(shí)鐘的占空比有直接的關(guān)系。而VCO很難保證它的占空比總是50%,后以在這種情況輸出時(shí)鐘jitter將大大增加。鑒于上述原因,最終選擇了Synergy公司的輸出頻率可達(dá)1GHz的SY89424。

2.3 特殊電平時(shí)鐘的產(chǎn)生

MAX101A芯片內(nèi)部是由采樣率為250兆/秒的完全獨(dú)立的兩個(gè)ADC拼在一起而得到的,從模擬信號(hào)輸入、參考電壓到數(shù)字信號(hào)輸出都是完全分開(kāi)的兩部分。這樣做給與用戶很大的自由度,但同時(shí)也帶來(lái)一個(gè)問(wèn)題,那就是很難確定在每一次上電后究竟是哪一個(gè)ADC先輸出,從而無(wú)法正確地進(jìn)行數(shù)據(jù)鎖存。MAX101A要求用戶提供一個(gè)外加的控制信號(hào)TRK1和TRK1來(lái)確定兩個(gè)ADC的先后順序。它規(guī)定在系統(tǒng)采樣時(shí)鐘的下降沿到來(lái)時(shí),如果TRK1為“1”,/TRK1為“0”則第一個(gè)ADC輸出有效,反之則第二個(gè)ADC輸出有效（圖4）。這樣的控制信號(hào)實(shí)現(xiàn)起來(lái)并不難,但MAX101A對(duì)TRK1和/TRK1的邏輯電平范圍的規(guī)定是一個(gè)非常規(guī)的值,它規(guī)定輸入電平在±50mV之間為邏輯“1”,在-350mV到-500mV之間為邏輯“0”。對(duì)于這樣一種非標(biāo)準(zhǔn)的時(shí)鐘電路,不可能用現(xiàn)成的芯片直接產(chǎn)生,為此在模擬偽真結(jié)果的基礎(chǔ)上,采用了圖5所示的電路來(lái)產(chǎn)生這樣的時(shí)鐘信號(hào)。D觸發(fā)器將時(shí)鐘信號(hào)二分頻后經(jīng)隔直電容送到電阻分壓網(wǎng)絡(luò)進(jìn)行衰減,同時(shí)提供新的基準(zhǔn)電平,這樣原來(lái)的ECL信號(hào)（-900mV～-1800mV）就被轉(zhuǎn)換成在0～-450mV之間的時(shí)鐘信號(hào),滿足了MAX101A的要求。電容隔直方法在高速數(shù)字電路中應(yīng)用十分廣泛,應(yīng)用這種方法可以很方便地將不同電平范圍的信號(hào)（如ECL和PECL）進(jìn)行相互轉(zhuǎn)換而不需要額外的電路,使用起來(lái)相當(dāng)方便。

2.4 高速數(shù)據(jù)的鎖存

高速ADC的數(shù)據(jù)鎖存在A/D系統(tǒng)里的設(shè)計(jì)一直都是一個(gè)難點(diǎn),ADC的速度越高數(shù)據(jù)鎖存的難度就越大。盡管MAX101A的數(shù)字輸出已經(jīng)分成了A、B兩個(gè)端口,使每個(gè)數(shù)據(jù)通道的速率降為250Mbyte/s,但要將如此速度的數(shù)據(jù)準(zhǔn)確無(wú)誤的鎖存下來(lái)還是相當(dāng)困難的,必須進(jìn)一步降低數(shù)據(jù)端口的輸出速率。降低端口速率唯一的辦法就是將輸出端口的數(shù)據(jù)分成多路交替輸出,使每一路的數(shù)據(jù)產(chǎn)生率降到可以接受的速度。但是分的路數(shù)越多,電路就越龐大,各種時(shí)鐘與數(shù)據(jù)之間的關(guān)系也就越復(fù)雜。綜合兩者考慮,采取了將ADC的輸出分成八路的方案,這樣每一路的數(shù)據(jù)產(chǎn)生率為62.5Mbyte/s,完全可以用普通的鎖存器來(lái)完成。數(shù)據(jù)鎖存部分的結(jié)構(gòu)如圖6所示。MAX101A輸出的鎖存時(shí)鐘（250MHz）經(jīng)四分頻后送入一個(gè)六位的移位寄存器產(chǎn)生6個(gè)相差4ns的時(shí)鐘,其中的ABCD用于鎖存各個(gè)端口的數(shù)據(jù),CDEF經(jīng)電平轉(zhuǎn)換后作為EPLD鎖存數(shù)據(jù)的時(shí)鐘,之所以推遲兩個(gè)時(shí)鐘是為了補(bǔ)償數(shù)據(jù)的傳輸延時(shí)和EPLD內(nèi)部FIFO的建立時(shí)間。數(shù)據(jù)進(jìn)入到EPLF后,后端的處理就方便得多了,可以用EPLD作DRAM控制接口將FIFO的數(shù)據(jù)存儲(chǔ)到大容量的DRAM中去,也可將數(shù)據(jù)分組打包通過(guò)傳輸介質(zhì)傳遞給計(jì)算機(jī)進(jìn)行處理。在本系統(tǒng)中,采取第二種方法將數(shù)據(jù)通過(guò)電纜傳遞給位于計(jì)算機(jī)內(nèi)的一塊PCI卡上,計(jì)算機(jī)再通過(guò)它把數(shù)據(jù)存放到硬盤(pán)上。