基于Cadence的高速PCB設(shè)計

　　2.1.5 信號延遲(delay)

　　電路中只能按照規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導(dǎo)致時序和功能的混亂，在低速的系統(tǒng)中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的傳輸時間以及同步時間就會縮短.驅(qū)動過載、走線過長都會引起延時.必須在越來越短的時間預(yù)算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜. 由于傳輸線上的等效電容和電感都會對信號的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號不能滿足接收端器件正確接收所需要的時間，從而導(dǎo)致接收錯誤.在Cadence的信號仿真軟件中，將信號的延遲也放在反射的子參數(shù)中度量，有Settledelay、Switchdelay、Propdelay.其中前兩個與IBIS模型庫中的測試負(fù)載有關(guān)， 這兩個參數(shù)可以通過驅(qū)動器件和接收器件的用戶手冊參數(shù)得到， 可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計算得到的值，就可以得出我們真正需要的兩個器件之間的時延范圍Propdelay.在具體器件布放的時候，如果器件的位置不合適，在對應(yīng)的時延表中那部分會顯示紅色，當(dāng)把其位置調(diào)整合適后將會變成藍(lán)色，表示信號在器件之間的延時已經(jīng)滿足Propdelay規(guī)定的范圍了.

　　2.2 電磁兼容性(Electro Magnetic Compatibility)設(shè)計

　　電磁兼容包括電磁干擾和電磁忍受，也就是過量的電磁輻射以及對電磁輻射的敏感程度兩個方面. 電磁干擾有傳導(dǎo)干擾和輻射干擾兩種.傳導(dǎo)干擾是指以電流的形式通過導(dǎo)電介質(zhì)把一個電網(wǎng)絡(luò)上的信號傳導(dǎo)到另一個電網(wǎng)絡(luò)，PCB中主要表現(xiàn)為地線噪聲和電源噪聲.輻射干擾是指信號以電磁波的形式輻射出去，從而影響到另一個電網(wǎng)絡(luò).在高速PCB及系統(tǒng)設(shè)計中，高頻信號線、芯片的引腳、接插件等都可能成為具有天線特性的輻射干擾源.對EMC的設(shè)計根據(jù)設(shè)計的重要性可以分為四個層次：器件和PCB級設(shè)計，接地系統(tǒng)的設(shè)計，屏蔽系統(tǒng)設(shè)計以及濾波設(shè)計.其中的前兩個最為重要，器件和PCB級設(shè)計主要包括有源器件的選擇、電路板的層疊、布局布線等.接地系統(tǒng)的設(shè)計主要包括接地方式、地阻抗控制、地環(huán)路和屏蔽層接地等.在Cadence的仿真工具中，電磁干擾的仿真參數(shù)可以設(shè)置在X、Y、Z三個方向上的距離、頻率的范圍、設(shè)計余量、符合標(biāo)準(zhǔn)等.此仿真屬于后仿真，主要檢驗(yàn)是否符合設(shè)計要求，因此，在做前期工作時，我們還需要按照電磁干擾的理論去設(shè)計，通常的做法是將控制電磁干擾的各項(xiàng)設(shè)計規(guī)則應(yīng)用到設(shè)計的每個環(huán)節(jié)，實(shí)現(xiàn)在各個環(huán)節(jié)上的規(guī)則驅(qū)動和控制.

　　2.3 電源完整性(power integrity)設(shè)計

　　在高速電路中， 電源和地的完整性也是一個非常重要的因素， 因?yàn)殡娫吹耐暾院托盘柕耐暾允敲芮邢嚓P(guān)的.在大多數(shù)情況下，影響信號畸變的主要原因是電源系統(tǒng).如：地反彈噪聲太大、去耦合電容設(shè)計不合適、多電源或地平面地分割不好、地層設(shè)計不合理、電流分配不均等都會帶來電源完整性方面的問題，引起信號的畸變而影響到信號的完整性.解決的主要思路有確定電源分配系統(tǒng)，將大尺寸電路板分割成幾塊小尺寸板，根據(jù)地平面反彈噪聲(Ground Bounce)(簡稱地彈)確定去耦電容，以及著眼于整個PCB板考慮等幾個方面.

　　在電路中有大的電流涌動時會引起地彈，如大量芯片的輸出同時開啟時，將有一個較大的瞬態(tài)電流在芯片與板的電源平面流過，芯片封裝與電源平面的電感和電阻會引發(fā)電源噪聲，這樣會在真正的地平面上產(chǎn)生電壓的波動和變化，這種噪聲會影響其它元器件的動作.設(shè)計中減小負(fù)載電容、增大負(fù)載電阻、減小地電感、減少器件同時開關(guān)的數(shù)目均可以減少地彈.由于地電平面分割，例如地層被分割為數(shù)字地、模擬地、屏蔽地等，當(dāng)數(shù)字信號走到模擬地線區(qū)域時，就會產(chǎn)生地平面回流噪聲.同時根據(jù)選用的器件不同，電源層也可能會被分割為幾種不同電壓層，此時地彈和回流噪聲更需特別關(guān)注.在電源完整性的設(shè)計中電源分配系統(tǒng)和去耦電容的選擇很重要.一般使得電源系統(tǒng)(電源和地平面)之間的阻抗越低越好.可以通過規(guī)定最大的電壓和電流變化范圍來確定我們希望達(dá)到的目標(biāo)阻抗，然后通過調(diào)整電路中的相關(guān)因素使電源系統(tǒng)各部分的阻抗與目標(biāo)阻抗逼近.對于去耦電容，必須考慮電容的寄生參數(shù)，定量的計算出去耦電容的個數(shù)以及每個電容的容值和具體放置位置，盡量做到電容一個不多，一個不少.在Cadence仿真工具中，將接地反彈稱為同步開關(guān)噪聲(Simultaneous switch noise)。在仿真時將電源間的寄生電感、電容和電阻， 以及器件封裝的寄生電感、電容和電阻都做考慮，結(jié)果比較符合實(shí)際情況.還可以根據(jù)系統(tǒng)使用的電路類型與工作頻率，設(shè)置好期望的相關(guān)指標(biāo)參數(shù)后，計算出合適的電容大小以及最佳的布放位置，設(shè)計具有低阻抗的接地回路來解決電源完整性問題。

　　3 高速PCB的設(shè)計方法

　　3.1 傳統(tǒng)的設(shè)計方法

　　如圖1是傳統(tǒng)的設(shè)計方法，在最后測試之前，沒有做任何的處理，基本都是依靠設(shè)計者的經(jīng)驗(yàn)來完成的.在對樣機(jī)測試檢驗(yàn)時才可以查找到問題，確定問題原因.為了解決問題，很可能又要從頭開始設(shè)計一遍.無論是從開發(fā)周期還是開發(fā)成本上看，這種主要依賴設(shè)計者經(jīng)驗(yàn)的方法不能滿足現(xiàn)代產(chǎn)品開發(fā)的要求，更不能適應(yīng)現(xiàn)代高速電路高復(fù)雜性的設(shè)計.所以必須借助先進(jìn)的設(shè)計工具來定性、定量的分析，控制設(shè)計流程.