一種低功耗64 倍降采樣多級(jí)數(shù)字抽取濾波器設(shè)計(jì)

　　5 仿真與驗(yàn)證

　　在matlab 下對(duì)64 倍降采樣及連抽取濾波器的幅頻響應(yīng)進(jìn)行仿真，結(jié)果如圖10 所示，其中補(bǔ)償濾波器和半帶濾波器的系數(shù)經(jīng)過(guò)了截位處理。

　圖10 系統(tǒng)總幅頻特性曲線

　　對(duì)數(shù)字濾波器的通帶紋波與阻帶衰減特性進(jìn)行仿真，相應(yīng)的幅頻響應(yīng)曲線如圖11和圖12所示。系統(tǒng)總通帶紋波為± 0.006dB，阻帶衰減在80dB以下，總體性能滿足設(shè)計(jì)要求。

圖11 系統(tǒng)通帶特性

圖12 系統(tǒng)阻帶特性

　　在Mat l ab 下建立整個(gè)抽取濾波器的模型，用Matlab工具包生成 ∑-Δ調(diào)制器的輸出信號(hào)進(jìn)行系統(tǒng)測(cè)試，輸出結(jié)果如圖13 和圖14 所示。

　　由于量化噪聲被基本濾除，濾波器的輸出得到所需的正弦信號(hào)。對(duì)整個(gè)抽取濾波器完成VerilogHDL 描述，其中運(yùn)用了Horner 法則以提高精度，采用CSD 碼對(duì)乘系數(shù)進(jìn)行編碼，乘法器直接采用移位和加法實(shí)現(xiàn)。最后，選用EP2C8Q208C8 并基于Quartus 工具綜合了整個(gè)抽取濾波器，系統(tǒng)共占用FPGA 的LE資源達(dá)5 435 個(gè)，約占總數(shù)的66%。綜合后可得到的最高時(shí)鐘頻率為5 5 . 9 5MHz ，并且對(duì)Modelsim 下后仿輸出的數(shù)據(jù)進(jìn)行了FFT 分析，并計(jì)算其相應(yīng)的信噪比，圖15 為5kHz 信號(hào)的FFT輸出結(jié)果。

圖13 調(diào)制器輸出信號(hào)

圖14 濾波器輸出信號(hào)

圖15 5kHz 信號(hào)FFT 分析結(jié)果圖

　　在0~20kHz 范圍內(nèi)選擇足夠的頻率點(diǎn)進(jìn)行測(cè)試，測(cè)試結(jié)果如表3 所示，輸出數(shù)據(jù)的有效位數(shù)均滿足大于15bit 的設(shè)計(jì)要求。

表3 選取頻率點(diǎn)輸出數(shù)據(jù)的信噪比

　　6 結(jié)論

　　本文提出了一種面積小功耗低的數(shù)字抽取濾波器的設(shè)計(jì)。設(shè)計(jì)結(jié)構(gòu)在過(guò)采樣率很高時(shí)更能體現(xiàn)出它的優(yōu)勢(shì)。通過(guò)適當(dāng)犧牲CIC 濾波器的阻帶衰減特性以換取精度與硬件資源之間的平衡折衷，面積略有下降而功耗則比經(jīng)典結(jié)構(gòu)降低了35%；采用多相結(jié)構(gòu)實(shí)現(xiàn)補(bǔ)償濾波器和半帶濾波器，均可使其功耗降低近50%，同時(shí)半帶濾波器的硬件消耗也有明顯下降。通過(guò)FPGA 驗(yàn)證，改進(jìn)后的64 倍降采樣抽取數(shù)字濾波器可滿足15bi t 精度處理的要求。