一款新穎的帶隙基準電壓源設計
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這里的關鍵問題是失調電壓被放大了(1+R2／R3)倍，在VREF中引入了誤差。更重要的是VOS本身隨溫度變化，更增大了輸出電壓的溫度系數。因此要盡量減少失調電壓。而引起失調的因素有很多，如電阻間的不匹配，晶體管的不匹配，運放輸入級晶體管閾值電壓的不匹配，以及運放的有限增益等。這里主要通過提高運放的增益和精確的版圖設計來改進。如圖2所示，基準中采用了多級差分結構的運放來提高其增益，增大負反饋的深度，減小失調。然而，運放級數的增多會增加電路的功耗，因此設計運放的偏置電流為與電源無關的較小量，使其工作在飽和區(qū)邊緣，這也使得電路具有較寬的電源電壓范圍。
PSR是表征電源抑制能力的交流小信號參數，它的定義為輸入電壓的變化與輸出基準電壓的變化之比。在低頻情況下，基準的PSR和運放的增益呈成正比。因此運放的環(huán)路增益越大，輸出VREF對電源VDD變化的抑制性就越強。
而該電路的啟動部分由M25，M26，M27，M28，M29和M30組成，Vb由偏置部分產生，EN為使能信號，正常工作時為低電平。當EN為低時，且Vb達到一定電平時，M30導通，M30，M27支路產生電流，使M26和M27的柵電位升高，M26便將M29的柵電位拉低，M28，M29支路產生電流，使基準部分開始工作。設計M25的寬長比遠大于M26的寬長比，使得基準正常工作后M28的柵電位為高，關斷M28，M29支路，啟動部分與基準脫離。
3 仿真結果
對設計的帶隙基準電路進行了性能指標的仿真。使用HSPICE工具，基于Hynix 0．5μm CMOS工藝，仿真條件為25℃下全典型模型。從圖6中基準的直流特性可見，電源電壓在1．5～6V之間變化時，基準輸出仍保持良好的穩(wěn)定性；圖7為基準的溫度特性曲線，當溫度從-40～100℃變化時，基準電壓的變化僅為2．2 mV，溫度系數為13．7×10-6／℃，顯示了低溫漂的特性；圖8是基準環(huán)路穩(wěn)定性的仿真曲線，基準的環(huán)路增益為110 dB，相位裕度為67°；圖9是基準的電源抑制特性的仿真波形，低頻時PSR為-117 dB。仿真結果都滿足性能指標。本文引用地址：http://www.ex-cimer.com/article/179683.htm
4 結束語
本文設計了一種采用CMOS工藝的高精度低功耗帶隙基準電路，電源電壓的工作范圍為2．3～6．5 V。當溫度從-40～100℃變化時，基準電壓的溫度系數為13．2×10-6／℃，低頻時的電源抑制能力為-117 dB。電源電壓為3．3 V時的工作電流僅為3μA。仿真結果顯示該電路具有良好的特性。
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