基于AD6620的數(shù)字下變頻(DDC)的頻率變換器

　　在寫寄存器的過程中，讀信號要保持高(失效)。RDY信號是AD6620給出的握手信號，它會在寫信號WR有效之后變低，之后，根據(jù)目標寄存器的不同，將在寫信號有效后最早3個周期內(nèi)再次升高，以表明寫入工作完成。

　　與寫寄存器過程相似，在讀寄存器過程中，寫信號也要保持高(失效)，RDY信號是AD6620給出的握手信號，它會在讀信號RD有效之后變低，之后再根據(jù)目標寄存器的不同，在讀信號有效后3個周期到5個周期內(nèi)再次升高，以表明寫入工作完成。有效數(shù)據(jù)會在第N+2個時鐘周期后穩(wěn)定的保持在數(shù)據(jù)總線上。

　　為了使用FPGA來實現(xiàn)對AD6620的配置，在FPGA配置了一個FIFO以用于存放需要配置的所有寄存器的值。在RDY信號重新處于等待狀態(tài)時讀取該FIFO，可獲得下一個目標寄存器的地址和寄存器內(nèi)的數(shù)據(jù)。

　　設計時可用QUARTUS II自帶的嵌入式邏輯分析儀SIGNAL-TAP來調(diào)試時序，以完成配置，圖1所示是一個完整的寄存器寫周期的各信號線采樣時序波形。

　　配置成功后的AD6620工作情況如圖2所示，從圖2中可以看到AD6620的輸入數(shù)據(jù)和AD6620的I，Q兩路的數(shù)據(jù)輸出，同時也可以觀察到各級同步信號的脈沖波形。

　　6 結束語

　　本文對新型ADC器件AD6620使用中的重點和難點問題，也就是AD6620的配置問題，給出了其實現(xiàn)方法，該方法具有一定的參考價值。事實上。該方法中的所有配置均已通過FPGA仿真驗證。并在工作過程中按照實際運行情況通過了Signal-TapII測試。