開關電流電路延遲線的設計
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3．2 傳輸誤差的改善
傳輸誤差產生的原因是當電路級聯(lián)時，因為傳輸?shù)氖?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/電流">電流信號，要想信號完全傳輸?shù)较乱患?，必須做到輸出阻抗無窮大，但在實際中是不可能實現(xiàn)的，只能盡可能地增加輸出阻抗。
計算出輸出電阻為：
與第二代基本存儲單元相比，輸出電阻增大
倍。結合S2I電路與調整型共源共柵結構電路的優(yōu)點，構造調整型共源共柵結構S2I存儲單元。采用O．5μm CMOS工藝，level 49 CMOS模型對電路仿真，仿真參數(shù)如下：
所有NMOS襯底接地，所有PMOS襯底接電源，所有開關管寬長比均為0．5μm／O．5 μm。輸入信號為振幅50μA，頻率為200 kHz的正弦信號，時鐘頻率為5 MHz，Vref=2．4 V，VDD=5 V。表1中給出了主要晶體管仿真參數(shù)。
將原電路按照延遲線的結構連接并仿真，延遲3個時鐘周期(相當于6個基本存儲單元級聯(lián))，仿真結果如圖l所示。
4 結語
詳細分析了第二代開關電流存儲單元存在的缺點，提出了改進方法，并設計了可以延遲任意時鐘周期的延遲線電路，仿真結果表明，該電路具有極高的精度，從而使該電路能應用于實際當中。其Z域傳輸函數(shù)為
，在實際應用中，該電路可作為離散時間系統(tǒng)的基本單元電路。
由于開關電流技術具有與標準數(shù)字CMOS工藝兼容的特點，整個電路均由MOS管構成，這一技術在以后的數(shù)?；旌霞呻娐分袑⒂袕V闊的發(fā)展前景。
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