基于SOPC的SPWM脈沖發(fā)生器的實現(xiàn)

本系統(tǒng)采用載波信號和調(diào)制信號不保持同步的異步調(diào)制方式。在異步調(diào)制方式中，通常保持載波頻率固定不變，即三角載波的頻率保持不變。三角載波的數(shù)字化是利用計數(shù)器來產(chǎn)生階梯狀的數(shù)字化三角載波，其核心部件是一個無符號加減計數(shù)器。利用其循環(huán)加減計數(shù)來產(chǎn)生階梯狀的數(shù)字化三角載波。計數(shù)器先執(zhí)行加法，從0計數(shù)到某一值。在本系統(tǒng)中設(shè)定為255，再執(zhí)行減法計數(shù)從255到0，從而實現(xiàn)三角載波。本系統(tǒng)中三角載波的峰峰值為255。設(shè)O為數(shù)字化三角載波的峰值，TCLK為加減計數(shù)器的時鐘周期，Ts為三角載波周期，則這3者之間的關(guān)系為：

下面給出Verilog HDL設(shè)計的三角載波發(fā)生器的部分程序。

正弦調(diào)制波產(chǎn)生采用直接數(shù)字頻率合成器DDS方案實現(xiàn)。DDS技術(shù)是一種采用數(shù)字化技術(shù)、通過控制相位的變化速度，直接產(chǎn)生各種不同頻率和不同幅度信號的頻率合成方法。DDS具有較高的頻率分辨率，可實現(xiàn)快速的頻率切換且在頻率改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個相位寄存器組成，每來一個時鐘，相位寄存器以步長增加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查找表地址上，正弦查找表包含一個周期正弦波的數(shù)字幅度信息，每個地址對應(yīng)正弦波中0°～360°范圍的一個相應(yīng)點。在FPGA內(nèi)部開辟一塊ROM區(qū)域，將通過程序生成的離散時間正弦波幅值存入其中。圖4所示為正弦調(diào)制波的頂層文件設(shè)計。

在本系統(tǒng)中，將256個離散時間正弦波幅值存入ROM中。在系統(tǒng)上電后，根據(jù)設(shè)定的頻率按照相位與地址一一對應(yīng)的關(guān)系從表中依次讀出預(yù)先存好的幅值。本系統(tǒng)采用異步調(diào)制方式，三角載波的幅值與頻率是固定的，這樣通過改變正弦調(diào)制波的頻率與幅值，則改變系統(tǒng)的載波比與調(diào)制。
幅度調(diào)節(jié)模塊是控制正弦波的輸出幅度，從而控制SPWM的脈沖寬度。這一功能是通過并行乘法器實現(xiàn)的。它實現(xiàn)容易，運算速度快，可靠性高，可以滿足系統(tǒng)的高效要求。在系統(tǒng)中乘法器對正弦函數(shù)表中取出的正弦幅值進行調(diào)制深度加權(quán)調(diào)整。設(shè)某時刻正弦調(diào)制波幅值為YIN相應(yīng)的調(diào)制度所對應(yīng)的一整數(shù)為λ，則此時輸出正弦信號的幅值YOUT：

式中，λ的取值范圍為0～255。因為正弦離散時間幅值范圍為0～255，所以通過一個8位的并行乘法器實現(xiàn)λYIN。在數(shù)字電路中將數(shù)據(jù)右移1位等同于數(shù)值除以2的效果，所以取λYIN結(jié)果的高8位作為YOUT的值，以此實現(xiàn)除以256的效果。
數(shù)字比較器就是將三角載波信號的幅值與正弦調(diào)制信號的幅值進行比較。在系統(tǒng)中，三角載波信號與正弦調(diào)制信號均是以數(shù)字方式實現(xiàn)的，所以將三角載波的計數(shù)值與正弦調(diào)制信號的幅值進行比較，然后根據(jù)二者數(shù)值的大小比較得出“1”與“0”兩種邏輯量。在正弦調(diào)制信號與三角載波信號兩個相鄰的交點之間，若正弦波幅值數(shù)據(jù)大于三角波幅值數(shù)據(jù)，則通過比較后，所得的邏輯量為“1”，反之則為“0”。