基于FPGA的可編程PWM電路設(shè)計(jì)

0 引言

某系統(tǒng)中的H橋驅(qū)動(dòng)電路需要采用2路脈沖寬度調(diào)制器(Pulse Width Modulation，PWM)信號(hào)來(lái)驅(qū)動(dòng)一個(gè)電機(jī)，以控制其正、反兩個(gè)方向的運(yùn)轉(zhuǎn)，且兩路信號(hào)必須有一定的時(shí)間間隔來(lái)避免驅(qū)動(dòng)電流過(guò)大而損害驅(qū)動(dòng)元件。為使其能靈活應(yīng)用，針對(duì)系統(tǒng)要求，本設(shè)計(jì)的PWM控制器應(yīng)具備以下功能：

(1)有3路獨(dú)立PWM輸出，每路輸出2個(gè)驅(qū)動(dòng)信號(hào)，而且其周期、占空比、死區(qū)時(shí)間應(yīng)可編程；

(2)對(duì)應(yīng)10 MHz系統(tǒng)時(shí)鐘，周期為1μs～6.5536 ms；

(3)應(yīng)用精簡(jiǎn)地址線，以節(jié)省外圍引腳及地址資源的占用；

(4)能提供與8／16 bits單片機(jī)的雙向數(shù)據(jù)接口，并具有內(nèi)置的地址／數(shù)據(jù)鎖存器(74lS373)。

1 PWM電路的結(jié)構(gòu)規(guī)劃

在采用自頂向下(Top_Down)正向設(shè)計(jì)PWM器件的過(guò)程中，芯片的結(jié)構(gòu)劃分和規(guī)格定制是整個(gè)設(shè)計(jì)的重要環(huán)節(jié)，因此合理的結(jié)構(gòu)設(shè)計(jì)將決定整個(gè)設(shè)計(jì)的成敗。

PWM輸出信號(hào)的周期、脈寬、死區(qū)時(shí)間等參數(shù)可以通過(guò)加載內(nèi)部的寄存器來(lái)實(shí)現(xiàn)，寫(xiě)人PWM芯片的數(shù)據(jù)分為數(shù)據(jù)字與控制字兩部分。由內(nèi)部控制邏輯(ControlLogie)模塊來(lái)處理控制字信息，并譯碼產(chǎn)生各內(nèi)部通道的內(nèi)部信息寄存器片選信號(hào)。數(shù)據(jù)字則通過(guò)內(nèi)部數(shù)據(jù)總線在各通道模塊來(lái)傳遞PWM的特征信息數(shù)據(jù)。

PWM芯片內(nèi)部各模塊可通過(guò)內(nèi)部片選結(jié)合讀寫(xiě)使能來(lái)完成數(shù)據(jù)交換。芯片與外圍控制器進(jìn)行數(shù)據(jù)交換時(shí)，可采用雙模式接口(8／16 bits)，并可通過(guò)外置選擇引腳DataWidth來(lái)選配。

本芯片的核心是由3個(gè)完全獨(dú)立且相同的通道模塊(Channel)構(gòu)成。通道內(nèi)部的數(shù)據(jù)接口用于完成外部讀寫(xiě)邏輯(RWLogic)傳輸?shù)絻?nèi)部數(shù)據(jù)總線的數(shù)據(jù)收發(fā)工作。PWM周期生成模塊(ClkGen)則可依據(jù)寫(xiě)入的周期信息，輸出PWM的周期控制信號(hào)。

PWM輸出由通道狀態(tài)機(jī)完成，當(dāng)通道接收到PWM信息數(shù)據(jù)后，先進(jìn)行數(shù)據(jù)校驗(yàn)，合格的數(shù)據(jù)將在合適的條件下啟動(dòng)狀態(tài)機(jī)，并在不同的狀態(tài)下完成PWM輸出。而不合格的數(shù)據(jù)則被忽略。

地址／數(shù)據(jù)鎖存依據(jù)通用74LS373的邏輯功能，可以通過(guò)編寫(xiě)一個(gè)完全可替代的L74LS373來(lái)實(shí)現(xiàn)。

根據(jù)上述總體的構(gòu)建思路，最終給出的芯片總體結(jié)構(gòu)如圖l所示。

2 PWM電路的結(jié)構(gòu)設(shè)計(jì)

從圖1所示的PWM電路總體結(jié)構(gòu)可以看出，該P(yáng)WM電路主要由模塊片選譯碼、控制邏輯、讀寫(xiě)邏輯、通道等四個(gè)模塊組成。