一種高性能CMOS電荷泵的設(shè)計(jì)

摘要: 設(shè)計(jì)了一種用于電荷泵鎖相環(huán)的CMOS電荷泵電路。電路中采用3對自偏置高擺幅共源共柵電流鏡進(jìn)行泵電流鏡像，增大了低電壓下電荷泵的輸出電阻，實(shí)現(xiàn)了上下兩個電荷泵的匹配。為消除單端電荷泵存在的電荷共享問題，引入了帶寬幅電壓跟隨的半差分電流開關(guān)結(jié)構(gòu)，使電荷泵性能得以提高。設(shè)計(jì)采用0．18μm標(biāo)準(zhǔn)CMOS工藝。電路仿真結(jié)果顯示，在0．35～1．3 V范圍內(nèi)泵電流匹配精度達(dá)0．9％，電路工作頻率達(dá)250 MHz。
關(guān)鍵詞: 電荷泵；鎖相環(huán)；自偏置共源共柵電流鏡；電壓跟隨

CMOS電荷泵鎖相環(huán)(Charge Pump Phase-Locked Loop，CPPLL)具有高速、低功耗、低抖動、低成本等優(yōu)點(diǎn)，在頻率合成、時鐘恢復(fù)等電路中被廣泛采用。作為電荷泵鎖相環(huán)里的一個關(guān)鍵模塊，電荷泵在電路實(shí)現(xiàn)時，往往存在著開關(guān)延遲、充放電電流失配、電荷注入及電荷共享等非理想效應(yīng)。對于高性能鎖相環(huán)的設(shè)計(jì)而言，應(yīng)盡量減小相位噪聲及雜散的產(chǎn)生，使輸出電流更平滑，輸出電壓諧波分量更低，減小開關(guān)延遲現(xiàn)象。文中提出了一種基于偽差分結(jié)構(gòu)的具有高輸出阻抗和高充放電流匹配率的電荷泵電路。

1 電荷泵設(shè)計(jì)分析
電荷泵主要功能是將鑒頻鑒相器(PFD)的輸出信號up和down轉(zhuǎn)換為模擬的連續(xù)變化的電壓信號，用于控制壓控振蕩器(VCO)的振蕩頻率。當(dāng)PFD的up輸出信號起作用時，電荷泵的電流源對環(huán)路濾波器進(jìn)行充電，VCO的壓控端電壓升高，VCO的振蕩頻率也相應(yīng)改變。反之，down信號使電荷泵電流沉對環(huán)路濾波器進(jìn)行放電，VCO的壓控電壓信號降低。當(dāng)VCO振蕩頻率和相位與參考信號相同時，電荷泵的輸出信號應(yīng)該保持一個常值。但是傳統(tǒng)的電荷泵，如圖l所示，存在多種非理想效應(yīng)，比如電荷泄漏、充放電電流失配、電荷共享、泵開關(guān)的延遲等。一個好的電荷泵設(shè)計(jì)應(yīng)該力求把以上情況降到設(shè)計(jì)規(guī)范之內(nèi)。

1．1 電流失配
當(dāng)up和down信號控制電荷泵充放電時，會產(chǎn)生電流失配和泵開關(guān)時間延時問題。由此引起的系統(tǒng)相位偏差表達(dá)式如(1)所示

其中，△ton，Tref，I和△I分別表示PFD開通時間、參考時鐘周期、CP電流和充放電流偏差。從式(1)可知，Tref不變的情況下，減小△I，△ton和增大I有利于減小系統(tǒng)相位偏差。但是為了克服PFD的死區(qū)效應(yīng)，一般需要保持一定的開通時間，所以，減少失配電流和增大電荷泵電流是減小PLL相位誤差的行之有效的手段。