高速電路設(shè)計(jì)中信號完整性分析

由于系統(tǒng)時鐘頻率和上升時間的增長，信號完整性設(shè)計(jì)變得越來越重要。不幸的是，絕大多數(shù)數(shù)字電路設(shè)計(jì)者并沒意識到信號完整性問題的重要性，或者是直到設(shè)計(jì)的最后階段才初步認(rèn)識到。

本篇介紹了高速數(shù)字硬件電路設(shè)計(jì)中信號完整性在通常設(shè)計(jì)的影響。這包括特征阻抗控制、終端匹配、電源和地平面、信號布線和串?dāng)_等問題。掌握這些知識，對一個數(shù)字電路設(shè)計(jì)者而言，可以在電路設(shè)計(jì)的早期，就注意到潛在可能的信號完整性問題，還可以幫助設(shè)計(jì)則在設(shè)計(jì)中盡量避免信號完整性對設(shè)計(jì)性能的影響。

盡管，信號完整性一直以來都是硬件工程師必備的設(shè)計(jì)經(jīng)驗(yàn)中的一項(xiàng)，但是在數(shù)字電路設(shè)計(jì)中長期被忽略。在低速邏輯電路設(shè)計(jì)時代，由于信號完整性相關(guān)的問題很少出現(xiàn)，因此對信號完整性的考慮本認(rèn)為是浪費(fèi)效率。然而近幾年隨著時鐘率和上升時間的增長，信號完整性分析的必要性和設(shè)計(jì)也在增長。不幸的是，大多數(shù)設(shè)計(jì)者并沒有注意到，而仍然在設(shè)計(jì)中很少去考慮信號完整性的問題。

現(xiàn)代數(shù)字電路可以高達(dá)GHz 頻率并且上升時間在50ps以內(nèi)。在這樣的速率下，在PCB設(shè)計(jì)走線上的疏忽即使是一個英尺，而由此造成的電壓、時延和接口問題將不僅僅局限在這一根線上，還將會影響的全板及相鄰的板。

這個問題在混合電路中尤為嚴(yán)重。例如，考慮到在一個系統(tǒng)中有高性能的ADC 到數(shù)字化接收模擬信號。散布在ADC器件的數(shù)字輸出端口上的能量可能很容易就達(dá)到130dB（10，000，000，000，000 倍）比模擬輸入端口。在ADC數(shù)字端口上的任何噪聲。設(shè)計(jì)中的信號完整性并不是什么神秘莫測的過程。對于在設(shè)計(jì)的早期意識到可能潛在的問題是很關(guān)鍵的，同時可以有效避免由此在后期造成的問題。本篇討論了一些關(guān)鍵的信號完整性挑戰(zhàn)及處理他們的方法。

確保信號完整性：

1、隔離

一塊PCB板上的元器件有各種各樣的邊值（edge rates）和各種噪聲差異。對改善SI最直接的方式就是依據(jù)器件的邊值和靈敏度，通過PCB板上元器件的物理隔離來實(shí)現(xiàn)。下圖是一個實(shí)例。在例子中，供電電源、數(shù)字I/O端口和高速邏輯這些對時鐘和數(shù)據(jù)轉(zhuǎn)換電路的高危險電路將被特別考慮。第一個布局中放置時鐘和數(shù)據(jù)轉(zhuǎn)換器在相鄰于噪聲器件的附近。噪聲將會耦合到敏感電路及降低他們的性能。第二個布局做了有效的電路隔離將有利于系統(tǒng)設(shè)計(jì)的信號完整性。