MC145163P型鎖相頻率合成器的原理與應(yīng)用

摘要：Motolora公司的MCl45163P是CMOS大規(guī)模集成鎖相頻率合成器，內(nèi)部含有參考分頻器、兩個(gè)相位比較器和4位BCD／N分頻器，配合環(huán)路濾波和壓控振蕩器就可以得到一個(gè)完整、實(shí)用的鎖相頻率合成器。文中介紹了MCl45163P的基本性能，并結(jié)合實(shí)際應(yīng)用詳細(xì)介紹了由MCl45163P和TTL壓控振蕩器74LS628組成的鎖相頻率合成電路，給出實(shí)際測(cè)量數(shù)據(jù)。

關(guān)鍵詞：鎖相環(huán)；頻率合成器；壓控振蕩；分頻器

1 概述

鎖相環(huán)路(PLL)是一種以消除頻率誤差為目的的自動(dòng)控制電路，它利用相位誤差信號(hào)電壓去消除頻率誤差。在基本PLL的反饋通道中插入分頻器，就可構(gòu)成鎖相頻率合成器，電路組成框圖如圖1所示。當(dāng)環(huán)路鎖定時(shí),fr=fv,即f0=Nfr。

Motolora公司的MCl45163P是CMOS大規(guī)模集成鎖相頻率合成器。其內(nèi)部包括圖1中虛線部分。用戶只需根據(jù)實(shí)際應(yīng)用選擇、設(shè)計(jì)合適的環(huán)路濾波器和壓控振蕩器，就可以組成一個(gè)完整的PLL頻率合成電路。

2 MCl45163P介紹

2.1基本性能

圖2是MCl45163P的引腳排列，圖3是其內(nèi)部結(jié)構(gòu)框圖，表1是．MCl45163P的引腳功能描述，表2是其電氣性能。

表1 MC145163P的引腳功能

引 腳	功 能 描 述
1	fin：頻率合成器的可編程計(jì)數(shù)器（N分頻）輸入端。由VCO得到fin經(jīng)電容交流耦合到1腳
2	Vss：地
3	VDD：正電源（+5V）
4	PDout:相位比較器A的輸出，通常經(jīng)環(huán)路濾波器作為VCO的控制信號(hào)。頻率fv>fr或fv相位超前；負(fù)脈沖；頻率fvfr或fv相位滯后：正脈沖；頻率fv=fr或同相位：高阻狀態(tài)。參見(jiàn)圖4
5、6	RA0、RA1的四種組合決定參考分頻器（R計(jì)數(shù)器）的分頻比。RA1、RA0=00分頻比512；RA1、RA0=01分頻比1024；RA1、RA0=10分頻比2048；RA1、RA0=11分頻比4096
7、8	φR、φV：相位比較器B的輸出。頻。率fv>fr或fv相位超前。φV為低電平脈沖，φR維持高電平；頻。率fvfr或fv相位滯后。φR為低電平脈沖，φV維持高電平；頻率fv=fr或同相位；φV、φR為窄低電平脈沖。參見(jiàn)圖4。
9-24	BCD輸入：9腳是10 0位的LSB，24腳是10 3位的MSB。片內(nèi)有下拉電阻，因此輸入開(kāi)路時(shí)為低電平。設(shè)置范圍3～9999
25	REFout：內(nèi)部基準(zhǔn)振蕩器或外部基準(zhǔn)信號(hào)的緩沖輸出
26、27	OSCout、OSCin:晶體振蕩器接入端，構(gòu)成基準(zhǔn)振蕩器。配接小容量電容
28	LD：PLL環(huán)鎖定時(shí)，PLL鎖定檢測(cè)信號(hào)為高電平，外接三極管驅(qū)動(dòng)發(fā)光管顯示

2.2 MCl45163P的相位比較器

從圖3中可以看出，相位比較器(PD)是PLL中的重要部件，MCl45163P中內(nèi)含兩個(gè)相位比較器(A和B)。其中相位比較器A是用輸人信號(hào)邊沿判別相位的電路，這種相位比較器只對(duì)輸入信號(hào)的上升沿起作用，與輸入信號(hào)的占空比無(wú)關(guān)，由該類相位比較器構(gòu)成PLL，它的同步帶和捕捉帶與環(huán)路濾波器(LF)無(wú)關(guān)而為無(wú)限大，但實(shí)際上將受到壓控振蕩器 (VCO)控制范圍的限制。一般使用相位比較器A的輸出PDout通過(guò)環(huán)路濾波器的組合來(lái)控制VCO的輸出頻率，只要fr和fv相位角為0(上升沿)，PLL即處于鎖定狀態(tài)。

表2 MC145163P的電氣性能（VDD=5V時(shí)）

項(xiàng)目及單位	符號(hào)	最小值	典型值	最大值
電壓（V）	VDD	3		9
靜態(tài)電流（A）	IDD		300	1200
輸入低電壓（V）	VIL		2.5	1.5
輸入高電壓（V）	VIH	3.5	2.7
輸入電容（pF）	CIN		6	10
輸出低電平（mV)	VOL		1	50
輸出高電壓（mV）	VOH	4950	4999

PLL電路中另一個(gè)相位比較器B一般由異或電路構(gòu)成并產(chǎn)生φR、φV信號(hào)，它們與fr和fv的關(guān)系如表l中所述。圖4給出了相位比較器A和B輸出的PDout，φR、φV與fr和fv的關(guān)系。

2.3參考分頻器和4位BCD／N計(jì)數(shù)器

引腳RA0和RAl用來(lái)決定MCl45163P內(nèi)部參考分頻器的分頻比，見(jiàn)表l，選擇合適的分頻比。就可以得到對(duì)晶振頻率fs的分頻，進(jìn)而得到參考頻率fr。因?yàn)轭l率合成器的輸出頻率fo=Nfr，因此,fr也是輸出頻率的間隔(步進(jìn)頻率)。

MCl45163P內(nèi)部帶有4位BCD／N計(jì)數(shù)器,通過(guò)設(shè)定4位BC[]的數(shù)值，可以得到N計(jì)數(shù)器(分頻)的確切值。例如：4位BCD數(shù)值設(shè)置為1000,則環(huán)路中N計(jì)數(shù)器(分頻)的N值為1000(引腳24～9為0001000000000000)。MCl45163P的BCD接口端內(nèi)有下拉電阻，因此用戶只需通過(guò)公共端+5v將BCD編碼器直接與MCl45163P的BC[)接口連接。

3 應(yīng)用實(shí)例

3.1頻率范圍和頻率步進(jìn)

單從N分頻的設(shè)置范圍3～9999來(lái)看，如果頻率步進(jìn)fr設(shè)定為lkHz，那么fc輸出頻率為3 kHz～9999kHz，但要受到VCO輸出頻率覆蓋范圍的限制，根據(jù)筆者實(shí)際選用的VCO器件，測(cè)量頻率范圍只能在700kHz～9999kHz(fmin～fmax)，環(huán)路處于鎖定狀態(tài)。另外，考慮到最后輸出波形達(dá)到占空比為50％的方波，因此可以在’VCO輸出信號(hào)后加一個(gè)1／2分頻器進(jìn)行整形、分頻。于是這里將頻率步進(jìn)fr設(shè)定為2kHz,fo=Nf=1．4MHz―19．998MHz，即．fo的頻率步進(jìn)是2kHz；經(jīng)過(guò)1，2分頻器件得到的fo'=1／2fo=0．7MHz～9．999MHz，即最后輸出信號(hào)fo'的頻率步進(jìn)為1kHz。

3.2 BCD編碼接口

筆者沒(méi)有采用簡(jiǎn)單的旋轉(zhuǎn)或撥盤式BCD編碼器，而是設(shè)計(jì)了共用鍵盤的4位BCI)編碼發(fā)生器與MCl45163P進(jìn)行連接。用十個(gè)按鍵S0-S9產(chǎn)生十進(jìn)制0～9的BCI)編碼，四個(gè)按鍵S10-S13用來(lái)切換不同位數(shù)，并用數(shù)碼管實(shí)時(shí)地顯示當(dāng)前BCD編碼所對(duì)應(yīng)的十進(jìn)制數(shù)。電路框圖如圖5所示，其中以單片機(jī)AT89C2051為核心，編寫4x4矩陣鍵盤的掃描控制處理程序，可以實(shí)現(xiàn)上述按鍵功能。采用該單元電路得到BCD編碼，優(yōu)點(diǎn)在于可靠、方便，每次只需按下對(duì)應(yīng)的位控制按鍵(S10-S13)和對(duì)應(yīng)的BCD編碼按鍵(S0-S9)。同時(shí)，由上文可知，輸出信號(hào)fo的頻率步進(jìn)為lkHz，所以數(shù)碼管顯示BCI)編碼對(duì)應(yīng)的十進(jìn)制數(shù)就是當(dāng)前PLL頻率合成器的輸出頻率。

3.3 VCO選擇

TTL系列中的7415624-74LS629是六種使用比較方便的VC()集成電路。主要以器件內(nèi)含VCO數(shù)量、是否雙向輸出(除Y輸出引腳，有的帶Z輸出引腳)、有無(wú)使能端、有無(wú)頻段轉(zhuǎn)換、是否溫度補(bǔ)償?shù)茸鲄^(qū)分。表3是74LS5624―74LS629詳細(xì)的功能區(qū)分。

表3 74LS624-74LS629詳細(xì)的功能區(qū)分

型 號(hào)	內(nèi)含VCO數(shù)量	雙向輸出（帶Z輸出引腳）	使能端	頻段轉(zhuǎn)換引腳（RNG）	溫度補(bǔ)償端
74LS624	1	有	有	有	無(wú)
74LS625	2	有	無(wú)	無(wú)	無(wú)
74LS626	2	有	有	無(wú)	無(wú)
74LS627	2	無(wú)	無(wú)	無(wú)	無(wú)
74LS628	1	有	有	有	有
74LS629	2	無(wú)	有	有	無(wú)

根據(jù)各器件資料以及前面設(shè)定的fo=1.4MHz～19.998MHz，可以選用74LS628／74LS624。圖6是其引腳排列和功能簡(jiǎn)介，注意74L$628的11、12腳標(biāo)注為RX，用于外接溫度補(bǔ)償電阻Rext。而74LS624的1l、12腳是懸空腳(NC)。

分析壓控振蕩器74L5628／72LS624的輸出頻率可以得到以下結(jié)論：

(1)2腳頻段轉(zhuǎn)換控制電位VRNG、13腳電位VFC不變時(shí)，3、4腳外接電容器Cext越大，輸出信號(hào)頻率越低，有利于達(dá)到頻率范圍的下限．fmin，但不利于頻率范圍的上限．廠眥；反之，結(jié)論相反。因此必須選擇合適的Cext，且需與VRNG配合。

(2)2腳頻段轉(zhuǎn)換控制電位VRNG、3、4腳外接電容Cext不變時(shí)，13腳電位VFC越高，輸出信號(hào)頻率越高。

(3)13腳電位VFC不變，3、4腳外接電容Cext2不變時(shí)，輸出信號(hào)的頻率受控于2腳頻段轉(zhuǎn)換控制電位VRNG的高低。VRNG高電位時(shí)。fo較低；VRNG低電位時(shí)：fo較高。兩者相差的范圍取決于VK。

顯然，13腳電位Vfc利用來(lái)自MCl45163P與LF的控制信號(hào)動(dòng)態(tài)控制VCO而達(dá)到鎖定狀態(tài)；3、4腳外接電容器Cext應(yīng)取合適的電容值：這樣利用2腳頻段轉(zhuǎn)換控制電位VRNG的高低，就可以比較容易地實(shí)現(xiàn)fo的頻率覆蓋范圍。

3.4電路原理圖

綜合前面的分析，可得到如圖7所示的電路原理圖。接入MCl45163P的晶振為2.048MHz，若RAl、RA0=01即分頻比為1024，則廳設(shè)定為2kHz。4位BCD編碼，N分頻接口采用圖5所示的單元電路，可方便地設(shè)定Ⅳ值，并可以由數(shù)碼管顯示當(dāng)前BCD編碼的十進(jìn)制數(shù)，也就是當(dāng)前PLL頻率合成器的輸出頻率(單位：kHz)。VC()的外接電容Cext即原理圖7中的C12只給出了容值范圍，具體取值應(yīng)該根據(jù)VC~)實(shí)際輸出頻率和下面提到的VRNG信號(hào)配合選用。VCO的Y輸出端通過(guò)電容交流耦合到MCl45163P的1腳，經(jīng)過(guò)其內(nèi)部N分頻后與fr比較，并由13腳PDout輸出，再經(jīng)R8和C11組成的積分型低通濾波器得到控制電壓Vfc最后接在VC0的4腳。VCO 8腳輸出的信號(hào)送至l／2分頻器分頻并整形，輸出信號(hào)頻率fo'。

對(duì)于VCO頻段控制引腳RNG可以這樣處理：通過(guò)集成數(shù)值比較器對(duì)BCI)／N分頻的最高位D3進(jìn)行分檔，例如可以通過(guò)DIP開(kāi)關(guān)設(shè)定數(shù)值比較器基準(zhǔn)BCD(：B3一BO)為0100或0011，當(dāng)D3小于或超過(guò)基準(zhǔn)后分別得到高或低電位VRNG信號(hào)。VRNG接入VCO的2腳，實(shí)現(xiàn)整個(gè)頻率范圍的覆蓋。否則固定VRNG不變的前提下，VCO無(wú)法實(shí)現(xiàn)頻率范圍的覆蓋，除非要求最終輸出頻率范圍不寬．并在VCO頻率變化范圍內(nèi)。

3.5實(shí)測(cè)數(shù)據(jù)

(1)選用Cext(圖7中的C12)為33pF，數(shù)值比較器基準(zhǔn)B3一B0設(shè)置為0011，測(cè)量輸出信號(hào)fo'，并與數(shù)碼管顯示的數(shù)值對(duì)比，在0.7MHz～9.999MHz時(shí)電路鎖定。實(shí)際測(cè)量VFC與輸出頻率之間的關(guān)系，見(jiàn)表4。

圖7

(2)選用Cext為20pF數(shù)值比較器基準(zhǔn)B3一B0設(shè)置為0100，測(cè)量輸出信號(hào)FCo'，與數(shù)碼管顯示的數(shù)值對(duì)比，在lMHz～9.999MHz時(shí)電路鎖定。實(shí)際測(cè)量VFC與輸出頻率之間的關(guān)系，見(jiàn)表5。

表4 VFC與輸出頻率的關(guān)系

說(shuō)明	BCD最高位D3≤3(0011):VRNG高電平
頻點(diǎn)f0'(MHz)	1	1.5	2	2.5	3	3.5	4	4.5	5
VFC(V)	0.57	1.21	1.77	2.35	2.92	3.47	0.80	1.04	1.15
說(shuō)明	BCD是高位≥4（0100）：VRNG低電平
頻點(diǎn)fo'(MHz)	5.5	6	6.5	7	7.5	8	8.5	9	9.5
VFC(V)	1.34	1.49	1.58	1.74	1.95	2.27	2.99	3.71	3.95

表5 VFC與輸出頻率的關(guān)系

說(shuō)明	BCD最高位D3≤3(0100)：VRNG高電平
頻點(diǎn)f0'(MHz)	1	1.5	2	2.5	3	3.5	4	4.5	5
VFC(V)	0.26	0.79	1.022	1.65	2.07	2.48	2.88	3.33	0.81
說(shuō)明	BCD最高位D3≥4（0101）：VRNG低電平
頻點(diǎn)f0'(MHz)	5.5	6	6.5	7	7.5	8	8.5	9	9.5
VFC(V)	0.95	1.03	1.09	1.21	1.37	1.5	1.69	2.08	2.41

3.6實(shí)際測(cè)量結(jié)果

4位BCD設(shè)置后，數(shù)碼管顯示的十進(jìn)制數(shù)值和用頻率計(jì)測(cè)量的信號(hào)頻率相一致，驗(yàn)證了電路處于鎖定狀態(tài)，同時(shí)滿足前面提到的數(shù)碼管顯示BCD編碼對(duì)應(yīng)的十進(jìn)制數(shù)就是當(dāng)前PLL頻率合成器的輸出頻率。

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