PSoC 5LP：帶CPLD的可靠ARM嵌入式處理器

　　您是不是需要復(fù)雜可編程邏輯器件(CPLD)但又不愿放棄固件?或者說您希望最好在單個(gè)芯片中同時(shí)集成微控制器和CPLD?PSoC^® 5LP是賽普拉斯半導(dǎo)體公司的最新片上可編程系統(tǒng)，當(dāng)它用作CPU時(shí)，它就是一款32位的67 MHz ARM Cortex-M3處理器，而用作CPLD時(shí)，其可編程邏輯提供的基于LUT的FPGA門，相當(dāng)于20,000多個(gè)門。

　　高效數(shù)字架構(gòu)

　　PSoC 5LP(此后簡稱為“PSoC”)以通用數(shù)字模塊(UDB)形式提供面積效率極高的可編程邏輯(如圖1所示)。UDB包含2個(gè)PLD、1個(gè)控制邏輯和1條帶有數(shù)據(jù)邏輯單元的(ALU)的數(shù)據(jù)路徑，每個(gè)模塊都是獨(dú)立而互聯(lián)的。這種架構(gòu)說明，任何數(shù)字功能都是由結(jié)構(gòu)化邏輯(理想適用于數(shù)據(jù)路徑)和隨機(jī)邏輯(理想適用于PLD)組合實(shí)現(xiàn)的。

　　· PLD模塊是把12個(gè)輸入饋送給到8個(gè)乘積項(xiàng)的陣列，其輸出提供給功能齊全的宏單元。
　　· 狀態(tài)和控制邏輯提供UDB和CPU之間的無縫接口。
　　· 數(shù)據(jù)路徑是PSoC的重要組成部分，這是一個(gè)針對(duì)通信和控制操作(如SPI或PWM所需要的)優(yōu)化的8狀態(tài)微微處理器。比較某些常見功能的UDB資源使用和傳統(tǒng)CPLD/FPGA資源使用情況，保守估計(jì)每條數(shù)據(jù)路徑的等效門為700多個(gè)。
　　· 無限互聯(lián)：靈活路由對(duì)CPLD至關(guān)重要，UDB正好可實(shí)現(xiàn)這一點(diǎn)。UDB子模塊可鏈接或路由到外設(shè)，特別是UDB的任何信號(hào)輸出都能路由到任何GPIO?？赡艿穆酚山M合極其豐富。

　　一個(gè)PSoC有多達(dá)24個(gè)UDB，因此有大量的可編程邏輯可供您使用。舉例來說，您可讓PSoC UDB支持24個(gè)8位PWM或8個(gè)簡單UART，同時(shí)仍能支持更多邏輯。當(dāng)然，UDB具有可重配置這一事實(shí)特性可讓您根據(jù)自己的需求正確配置數(shù)字功能的類型和數(shù)量。

　　選擇模式

　　PSoC的主要組件就是PSoC CreatorTM，這是一款免費(fèi)的集成設(shè)計(jì)環(huán)境(IDE)，能幫助您按照自己所想的方式開展設(shè)計(jì)。

　　任何數(shù)字設(shè)計(jì)都遵循如圖2所示的步驟，一步步完成從要求到產(chǎn)品的過程。一旦明確了項(xiàng)目要求，就能在PSoC Creator中完成所有其它設(shè)計(jì)工作。

　　1. 基于組件的設(shè)計(jì)：如果您是一名固件工程師，在數(shù)字設(shè)計(jì)方面是新手，那么PSoC Creator能幫助您用熟悉的面向?qū)ο笤O(shè)計(jì)的方法創(chuàng)建出強(qiáng)大的數(shù)字設(shè)計(jì)。您可以將預(yù)先構(gòu)建的、經(jīng)過測試的“虛擬芯片”或組件拖放到設(shè)計(jì)中，創(chuàng)建SPI Master接口或開關(guān)去除抖動(dòng)器再簡單不過。此外，您還可采用經(jīng)預(yù)先測試的穩(wěn)健可靠的API通過C語言代碼控制這些組件。一旦完成設(shè)計(jì)，PSoC Creator就能在PSoC上進(jìn)行優(yōu)化構(gòu)建和編程。

　　2. 基于Verilog的設(shè)計(jì)：如果您更適應(yīng)Verilog等硬件描述語言(HDL)的CPLD傳統(tǒng)設(shè)計(jì)，那么PSoC Creator也能滿足您的需求。您可編寫全新的Verilog代碼，將現(xiàn)有設(shè)計(jì)移植到PSoC UDB中，也可在設(shè)計(jì)中實(shí)例化預(yù)先構(gòu)建的PSoC組件。一旦完成設(shè)計(jì)，就可讓PSoC Creator進(jìn)行綜合，讓項(xiàng)目對(duì)應(yīng)于硬件，此外也可手動(dòng)操作綜合器。