Altera Quartus II軟件v13.1編譯時(shí)間縮短70%
Altera公司 (NASDAQ: ALTR)今天宣布發(fā)布Quartus® II軟件13.1版,通過大幅度優(yōu)化算法以及增強(qiáng)并行處理,與前一版本相比,編譯時(shí)間平均縮短了30%,最大達(dá)到70%,進(jìn)一步擴(kuò)展了在軟件效能方面的業(yè)界領(lǐng)先優(yōu)勢。軟件還包括最新的快速重新編譯特性,適用于客戶對(duì)Altera Stratix® V FPGA設(shè)計(jì)進(jìn)行少量源代碼改動(dòng)的情形。采用快速重新編譯特性,客戶可以重新使用以前的編譯結(jié)果,從而保持性能,不需要前端設(shè)計(jì)劃分,進(jìn)一步將編譯時(shí)間縮短了50%。
本文引用地址:http://www.ex-cimer.com/article/185102.htm軟件和IP產(chǎn)品市場主任Alex Grbic評(píng)論說:“我們的Quartus II軟件一直能夠隨每一代FPGA產(chǎn)品一起發(fā)展,這是源于我們一開始便設(shè)計(jì)好的優(yōu)異成熟的軟件體系結(jié)構(gòu)。采用Quartus II最新版軟件的新功能以及增強(qiáng)特性,我們高端FPGA的編譯時(shí)間比競爭產(chǎn)品快2倍,性能提高了20%。”
這一最新版還增強(qiáng)了高級(jí)設(shè)計(jì)工具,擴(kuò)展了Quartus II軟件的領(lǐng)先優(yōu)勢,因此,客戶提高了效能,受益于Altera器件前沿的功能。Quartus II軟件13.1版增強(qiáng)了其Qsys系統(tǒng)集成工具、DSP Builder基于模型的設(shè)計(jì)環(huán)境,以及面向OpenCL™的Altera SDK。
· Altera Qsys系統(tǒng)集成工具自動(dòng)連接知識(shí)產(chǎn)權(quán)(IP)功能和子系統(tǒng),從而顯著節(jié)省了時(shí)間,減輕了FPGA設(shè)計(jì)工作量。使用Qsys,設(shè)計(jì)人員能夠無縫集成多種業(yè)界標(biāo)準(zhǔn)接口,包括,Avalon、ARM® AMBA AXI、APB和AHB接口,加速了系統(tǒng)開發(fā)。在Quartus II軟件v13.1中,Qsys增強(qiáng)了系統(tǒng)可視化能力,支持同時(shí)查看Qsys系統(tǒng)的多個(gè)視圖,進(jìn)一步提高了效能。這樣,通過在新外設(shè)中增加或者連接組件,更容易修改您的系統(tǒng)。
· 面向OpenCL的Altera SDK現(xiàn)在全面投產(chǎn),是業(yè)界唯一通過一致性測試的FPGA OpenCL解決方案,符合Khronos集團(tuán)定義的OpenCL規(guī)范。它提供了軟件友好的編程環(huán)境,在Altera優(yōu)選電路板合作伙伴計(jì)劃電路板上使用FPGA,或者使用Altera Cyclone® V SoC開發(fā)板時(shí),支持在Altera SoC上設(shè)計(jì)高性能系統(tǒng)。
· Altera DSP Builder設(shè)計(jì)工具支持系統(tǒng)開發(fā)人員在其數(shù)字信號(hào)處理(DSP)設(shè)計(jì)中高效的實(shí)現(xiàn)高性能定點(diǎn)和浮點(diǎn)算法。為工程師在設(shè)計(jì)過程中提供更多的選擇,更加靈活的設(shè)計(jì),Altera DSP Builder高級(jí)模塊庫現(xiàn)在可以集成到MathWorks HDL Coder中。對(duì)快速傅里葉變換(FFT)處理的改進(jìn)包括運(yùn)行時(shí)長度可變FFT,以及10GHz極高數(shù)據(jù)速率的超采樣FFT,以優(yōu)異的性能和多種靈活的選擇來實(shí)現(xiàn)這些通用DSP功能。
Quartus II軟件13.1版包括Altera同類最佳的IP,延時(shí)降低了70%,資源利用率提高了50%以上,同時(shí)保持了客戶的性能不變,也保持了最常用和性能最高的IP的吞吐量。這些IP內(nèi)核包括10G、40G和100G以太網(wǎng),以及25G至150G Interlaken。
評(píng)論