基于全耗盡平面晶體管技術(shù)的NovaThor平臺(tái)設(shè)計(jì)

具有競(jìng)爭(zhēng)力的處理速度/泄漏電流比

　　FD-SOI工藝不僅帶來前文所述的性能優(yōu)勢(shì)，還具有同級(jí)產(chǎn)品最低的泄漏電流，下圖示是前文圖示的ARM Cortex-A9 關(guān)鍵通道在85°C時(shí)典型泄漏電流與最高頻率之比。以系統(tǒng)的方法分析，當(dāng)泄漏電流相同時(shí)，F(xiàn)D-SOI在標(biāo)稱電壓（1.0V）時(shí)的運(yùn)行頻率高于標(biāo)稱電壓（1.0V）時(shí)的LP工藝或標(biāo)稱電壓（0.9V）時(shí)的HP工藝。

　　淺藍(lán)色曲線代表Vdd=0.9V條件下的FD-SOI 泄漏電流/速度曲線，這意味著FD-SOI可讓我們降低標(biāo)稱 Vdd 電壓（對(duì)動(dòng)態(tài)功耗影響巨大的參數(shù)），同時(shí)保持與LP和HP工藝相同的或更高的性能。然后，如藍(lán)色延長(zhǎng)虛線所示，施加在LVT FD-SOI晶體管上的正向體偏壓（*） 使其能夠達(dá)到HP可達(dá)到的性能，而在施加偏壓后，多晶硅晶體管的泄漏電流增幅與LP工藝相同。

　　該泄漏電流/速度比優(yōu)勢(shì)是28nm FD-SOI工藝獨(dú)有優(yōu)勢(shì)，真正地融LP 和 HP兩大工藝的優(yōu)點(diǎn)于一身。

　　體偏壓是在CMOS晶體管的體效應(yīng)部分施加可變電壓，以提高泄漏電流為代價(jià)換取更快運(yùn)行速度（正向體偏壓），或者以犧牲性能為代價(jià)換取更低的泄漏電流（反向體偏壓）。雖然體效應(yīng)CMOS具有這項(xiàng)功能，但是，因?yàn)槁駵涎趸瘜訉⒕w管溝道與硅體效應(yīng)部分（背柵效應(yīng)）隔離，體偏壓的效果在FD-SOI技術(shù)上更加出色。

　　優(yōu)化能效

　　對(duì)高端移動(dòng)應(yīng)用來說，良好處理性能兼出色的泄漏電流還不夠，在移動(dòng)設(shè)備日常使用過程中降低不同工作模式的總功耗才是最大化電池續(xù)航能力的關(guān)鍵。

　　下圖描述了三種不同的 28nm 工藝的動(dòng)態(tài)功耗特性，并給出了動(dòng)態(tài)功耗-最大頻率特性曲線。

　　從圖中不難看出，在給定頻率時(shí)，F(xiàn)D-SOI的總功耗總是比其它兩項(xiàng)技術(shù)低很多，即便達(dá)到目標(biāo)頻率所需的電源電壓略高于28nm HP.這主要因?yàn)镕D-SOI技術(shù)的總功耗中泄漏電流較低。在整個(gè)電源電壓范圍和對(duì)應(yīng)的性能范圍內(nèi)均是如此，這充分證明，F(xiàn)D-SOI是能夠給移動(dòng)設(shè)備帶來最高能效的解決方案。

　　從上文可以看出，28nm FD-SOI在對(duì)于移動(dòng)計(jì)算設(shè)備極其重要的關(guān)鍵參數(shù)方面優(yōu)于現(xiàn)有的體效應(yīng)工藝，具有高性能且低功耗的優(yōu)點(diǎn)。