一種基于CPLD的16位VFC式AD轉(zhuǎn)換器設(shè)計(jì)

隨著科技的飛速發(fā)展、高分辨率的數(shù)?；旌想娐返膽?yīng)用不斷深入，電路設(shè)計(jì)日趨復(fù)雜，精度越來(lái)越高，所以高精度AD轉(zhuǎn)換電路的設(shè)計(jì)就成了儀器儀表及各種測(cè)量控制系統(tǒng)的難點(diǎn)。本系統(tǒng)來(lái)源于儀器儀表的溫控系統(tǒng)設(shè)計(jì)，采用高精度、低溫漂的優(yōu)質(zhì)模擬、數(shù)字器件，輔以52系列單片機(jī)為控制器，以復(fù)雜可編程邏輯器件 CPLD （Comp lex Programmable Array Logic）為頻率測(cè)試的硬件平臺(tái)，實(shí)現(xiàn)了高分辨率、低線(xiàn)性誤差的AD轉(zhuǎn)換器的設(shè)計(jì)。通過(guò)本設(shè)計(jì)掌握高精度、低漂移的高端AD轉(zhuǎn)換器的設(shè)計(jì)方法， CPLD的設(shè)計(jì)，以及52系列單片機(jī)的硬件設(shè)計(jì)及軟件編程。

　　1　系統(tǒng)功能及結(jié)構(gòu)

　　系統(tǒng)主要目的是設(shè)計(jì)一個(gè)16位的VFC式AD轉(zhuǎn)換器，利用積分原理，將輸入電壓（或電流）轉(zhuǎn)換成頻率輸出。采用計(jì)數(shù)頻率高的CPLD器件實(shí)現(xiàn)測(cè)頻，單片機(jī)控制CPLD的測(cè)頻操作和頻率的計(jì)算。

　　用V /F轉(zhuǎn)換器完成AD轉(zhuǎn)換，需要1個(gè)定時(shí)器和2路計(jì)數(shù)器，計(jì)數(shù)器的計(jì)數(shù)頻率限制了V /F器件輸出頻率的提高。本設(shè)計(jì)采用計(jì)數(shù)頻率更高的CPLD器件和單片機(jī)共同組成測(cè)速模塊， CPLD通用性好，避免了對(duì)于專(zhuān)用器件的依賴(lài)，降低了因?qū)Ｓ闷骷．a(chǎn)或出現(xiàn)供貸問(wèn)題所帶來(lái)的風(fēng)險(xiǎn)，同時(shí)實(shí)現(xiàn)所需的控制。

　　VFC式AD 轉(zhuǎn)換器脈沖頻率與輸入電壓成比例，其精度高、線(xiàn)性度好、轉(zhuǎn)換速度居中、轉(zhuǎn)換位數(shù)與速度可調(diào)、與CPU的連線(xiàn)最少，且增加轉(zhuǎn)換位數(shù)時(shí)不會(huì)增加與CPU的連線(xiàn)，因此， VFC為AD 轉(zhuǎn)換技術(shù)提供了一種廉價(jià)而有效的解決辦法。

　　系統(tǒng)總體可以劃分為電壓采樣部分、模擬- 數(shù)字轉(zhuǎn)化部分，控制部分。其中電壓采樣部分包括：精密測(cè)試電壓源。模擬- 數(shù)字轉(zhuǎn)化部分包括：電壓放大和偏置，V /F轉(zhuǎn)換模塊，計(jì)數(shù)轉(zhuǎn)化模塊?？刂撇糠职ǎ嚎刂破髂K，鍵盤(pán)，顯示模塊，系統(tǒng)原理框如圖1所示。

　　為實(shí)現(xiàn)各模塊的功能，分別選取了較好的方案實(shí)現(xiàn)： ①精密基準(zhǔn)源，精密低溫漂高檔基準(zhǔn)源，分壓;②電壓放大及偏置，運(yùn)算放大器ICL7650; ③V /F轉(zhuǎn)換，采用AD652芯片; ④頻率測(cè)試，采用CPLD （復(fù)雜可編程邏輯器件） ; ⑤控制器，采用凌陽(yáng)的SPEC061A單片機(jī); ⑥顯示，采用液晶屏; ⑦電氣隔離，采用光電耦合，所設(shè)計(jì)的系統(tǒng)如圖2所示。

　　圖1　系統(tǒng)原理框圖

　　圖2　所設(shè)計(jì)的系統(tǒng)框圖

　　2　系統(tǒng)硬件設(shè)計(jì)

　　2. 1　精密測(cè)試基準(zhǔn)源

　　對(duì)于16位的AD轉(zhuǎn)換器，滿(mǎn)幅度輸入電壓僅為100 mV，如果要測(cè)試它的性能，則需要極高精度和非常低溫漂的基準(zhǔn)源， 電路原理如圖3 所示。

　　AD586是AD公司高精度5 V的基準(zhǔn)電壓源，溫漂低至2 10 - 6 /℃，噪聲為100 nV /Hz，通過(guò)固定電阻和可調(diào)電阻進(jìn)行分壓產(chǎn)生0 ～100 mV 的電壓。為了增加電壓的負(fù)載能力，須進(jìn)行電壓跟隨。OPA333是零漂移精密運(yùn)放，漂移最大為0. 05μV /℃。同時(shí)采用兩個(gè)2. 5 V的基準(zhǔn)源LM336以降低電源波動(dòng)的影響。LM336 的輸出電流為10 mA， 可滿(mǎn)足OPA33的需要。分壓用的電阻為指針式10 圈可調(diào)，可以達(dá)到理想的精度。

　　圖3　基準(zhǔn)源電路原理圖

2. 2　電壓的放大及偏置

　　0～100 mV 的電壓不能直接送給V /F 變換AD652，而必須經(jīng)過(guò)精密放大和進(jìn)行電位的偏置，這樣才能達(dá)到設(shè)計(jì)的精度。選擇具有斬波穩(wěn)定功能的ICL7650運(yùn)算放大器，它可以提供低的偏置電 流（10pA） 、偏置電壓和相對(duì)時(shí)間、溫度的穩(wěn)定性。輸入的0～100 mV電壓經(jīng)過(guò)40倍的放大后，產(chǎn)生0～4 V的輸出，因?yàn)锳D652在0 V輸入的情況下，輸出頻率也是0，這樣計(jì)數(shù)得到頻率難以達(dá)到16 位的精度，所以將輸入（0～4 V）的直流偏置設(shè)置為1 V，從而產(chǎn)生1～5 V的輸入信號(hào)送給AD652;運(yùn)放的電阻須選用1 /1 000 精度的，保證了V /F變換的精度。

　　其原理圖如圖4所示。

　　2. 3　V /F轉(zhuǎn)換電路

　　電壓/頻率轉(zhuǎn)換即V /F轉(zhuǎn)換，是將一定的輸入電壓信號(hào)按線(xiàn)性的比例關(guān)系轉(zhuǎn)換成頻率信號(hào)，當(dāng)輸入電壓變化時(shí)，輸出頻率也響應(yīng)變化。

　　本設(shè)計(jì)采用專(zhuān)用集成芯片AD652，輔以的外圍電路即可實(shí)現(xiàn)V /F轉(zhuǎn)換，如圖5所示。AD652是美國(guó)ANALOG DEV ICES公司推出的高精度電壓頻率（V /F）轉(zhuǎn)換器，它由積分器、比較器、精密電流源、單穩(wěn)多諧振蕩器和輸出晶體管組成。該電路在±15 V電源電壓下，功耗電流小于15 mA，滿(mǎn)刻度為1 MHz時(shí)其非線(xiàn)性度小于0. 07 % ， 最佳溫度穩(wěn)定性為±150 ppm /℃。用AD652實(shí)現(xiàn)V /F轉(zhuǎn)換，可以滿(mǎn)足較高的滿(mǎn)刻度頻率響應(yīng)和較低的最佳溫度穩(wěn)定性。

　　圖5　V /F轉(zhuǎn)換電路

　　由于使用外部時(shí)鐘設(shè)置滿(mǎn)量程輸出頻率，AD652可以獲得更高的線(xiàn)性度和穩(wěn)定性。通過(guò)使用同一時(shí)鐘驅(qū)動(dòng)AD652和設(shè)置計(jì)數(shù)時(shí)間閘門(mén)，轉(zhuǎn)換精度與時(shí)鐘頻率無(wú)關(guān)，不因時(shí)鐘頻率的改變而改變。

　　2. 4　基于CPLD的頻率計(jì)電路

　　在本系統(tǒng)中， CPLD采用美國(guó)XIL INX公司生產(chǎn)的XC95108CPLD （復(fù)雜可編程邏輯器件） ，其片內(nèi)有108個(gè)宏， 2 400個(gè)門(mén)，頻率可以達(dá)125 MHz，引腳間延時(shí)715 ns，供電電壓5 V或313 V的在系統(tǒng)可編程器件，其可供用戶(hù)使用的I/O口數(shù)在64個(gè)以上。

　　XC95108采用FLASH編程工藝，可反復(fù)擦寫(xiě)，所設(shè)計(jì)的電路如圖6所示。

　　由于輸入的信號(hào)是交流信號(hào)而CPLD （可編程邏輯器件）和施密特觸發(fā)器是數(shù)字芯片，不識(shí)別負(fù)信號(hào)，需將輸入交流信號(hào)變?yōu)橹绷餍盘?hào)，用兩個(gè)電阻實(shí)現(xiàn)電壓鉗位功能，鉗位后的信號(hào)經(jīng)7414 （施密特觸發(fā)器）整形為方波后直接輸入CPLD 對(duì)其計(jì)數(shù)。

　　由于CPLD可以實(shí)現(xiàn)高速響應(yīng)，可以實(shí)現(xiàn)準(zhǔn)確計(jì)數(shù)。

　　頻率計(jì)測(cè)得的數(shù)據(jù)為此系統(tǒng)的AD轉(zhuǎn)換結(jié)果，轉(zhuǎn)換精度受基準(zhǔn)晶振和AD652的V /F滿(mǎn)刻度時(shí)的量程的影響，由于CPLD 的基準(zhǔn)晶振選用的是20MHz的高精度晶振。設(shè)計(jì)的AD 轉(zhuǎn)換頻率為50kHz，所以在計(jì)數(shù)周期內(nèi)基準(zhǔn)晶振脈沖個(gè)數(shù)為400，CPLD因?yàn)殡S機(jī)時(shí)間出現(xiàn)的誤差僅為一個(gè)脈沖，而AD652的滿(mǎn)刻度頻率高，可達(dá) 1MHz，所以精度可達(dá)到幾千分之一。