基于FPGA核心的數(shù)字化儀模塊設(shè)計(jì)

PXI總線是NI公司在計(jì)算機(jī)外設(shè)總線PCI的基礎(chǔ)上實(shí)現(xiàn)的新一代儀器總線，已經(jīng)成為業(yè)界開放式總線的標(biāo)準(zhǔn)，基于PXI總線的數(shù)字化儀模塊是現(xiàn)代測 試系統(tǒng)中重要的一種數(shù)據(jù)記錄與處理設(shè)備。設(shè)計(jì)一個(gè)雙通道12 bit/250 MHz采樣頻率的高速數(shù)字化儀模塊，以高性能FPGA器件為核心，實(shí)現(xiàn)對高速A/D的控制以及高速數(shù)據(jù)處理和存儲，解決了長時(shí)間高速記錄信號的測試難題。

1 系統(tǒng)工作原理

數(shù)字化儀模塊主要由前端信號調(diào)理通路、模數(shù)轉(zhuǎn)換電路、數(shù)據(jù)存儲單元、數(shù)據(jù)采集控制電路、PXI接口電路等部分組成，其原理框圖如圖l所示。

高速模擬信號首先經(jīng)過信號調(diào)理通路進(jìn)行放大、衰減等處理，將幅度調(diào)整到A/D轉(zhuǎn)換器允許輸入的電壓范圍內(nèi)，并轉(zhuǎn)化成LVDS格式的差分信號，然后送到A/D轉(zhuǎn)換器;FPGA芯片接收A/D輸出的高速數(shù)據(jù)流，經(jīng)過降速、抽取濾波等處理后，存儲到數(shù)據(jù)存儲單元SRAM中，并發(fā)出中斷信號，PXI主機(jī)響應(yīng)中斷后經(jīng)由FPGA將存儲在SRAM中的數(shù)據(jù)讀入主機(jī)內(nèi)存，完成后續(xù)的數(shù)據(jù)處理和顯示。 PXI主機(jī)通過PXI總線發(fā)送控制命令，經(jīng)FPGA譯碼后實(shí)現(xiàn)對數(shù)據(jù)采集和調(diào)理通路控制。該數(shù)字化儀模塊為每個(gè)通道預(yù)留了4Mb的存儲容量，當(dāng)組成PXI 測試系統(tǒng)時(shí)，可以將數(shù)據(jù)寫入計(jì)算機(jī)硬盤，實(shí)現(xiàn)更長時(shí)間的記錄。兩個(gè)通道可以獨(dú)立工作，也可以相互關(guān)聯(lián)。采集方式可以有內(nèi)觸發(fā)、外觸發(fā)、軟件觸發(fā)、通道觸發(fā)等多種模式。

2 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)

2.1 模塊化的FPGA設(shè)計(jì)

本文所設(shè)計(jì)的數(shù)字化儀是基于高性能FPGA芯片實(shí)現(xiàn)的，F(xiàn)PGA承擔(dān)了絕大部分的控制和數(shù)據(jù)處理任務(wù)，是本設(shè)計(jì)的核心器件。對FPGA進(jìn)行模塊 化設(shè)計(jì)，是大型系統(tǒng)設(shè)計(jì)的常用方法。合理分割功能模塊，能加快FPGA的開發(fā)，也有利于代碼的移植和重復(fù)利用。在設(shè)計(jì)時(shí)將FPGA分成高速A/D接口模 塊、數(shù)據(jù)降速模塊、調(diào)理通路控制模塊、存儲接口模塊、PXI接口控制模塊等主要功能模塊設(shè)計(jì)。FPGA內(nèi)部模塊劃分和數(shù)據(jù)流向如圖2所示。

A/D接口模塊主要實(shí)現(xiàn)FPGA和高速A/D轉(zhuǎn)換器的互聯(lián)，以LVDS格式總線接收數(shù)據(jù)和采樣時(shí)鐘，該部分電路決定數(shù)據(jù)采集的穩(wěn)定性，需要從硬件和軟件兩個(gè)方面保證;數(shù)據(jù)降速模塊采用抽取濾波器將信號降低到需要的采樣速率;調(diào)理通路控制模塊主要實(shí)現(xiàn)對A/D前端電路的控制，包括耦合方式、匹配阻 抗選擇、增益自動控制、偏置和觸發(fā)電平控制等;PXI接口部分主要實(shí)現(xiàn)和PXI主機(jī)的通訊譯碼;存儲控制模塊完成對外部SRAM的控制，實(shí)現(xiàn)數(shù)據(jù)緩存;時(shí) 鐘管理模塊負(fù)責(zé)采樣時(shí)鐘的分頻、倍頻等處理。

2.2 高速數(shù)據(jù)采集和存儲接口設(shè)計(jì)

高速數(shù)據(jù)采集系統(tǒng)的輸入輸出接口設(shè)計(jì)是尤為重要的，高速IC芯片的相互連接是決定數(shù)據(jù)采集系統(tǒng)穩(wěn)定性的關(guān)鍵因素之一，低功耗及高的信噪比是有待解決的主要問題。通常實(shí)現(xiàn)高速采集系統(tǒng)中芯片間互聯(lián)有兩種接口：PECL和LVDS。正電壓射極耦合邏輯PECL(Positive Emit-ter-Coupled Logic)信號的擺幅小，適合于高速數(shù)據(jù)的串行或并行連接，PECL間的連接一般采用直流耦合，輸出設(shè)計(jì)為驅(qū)動50 Ω負(fù)載至(VCC -2V)，連接電路如圖3所示。

低壓差分信號LVDS(Low Voltage Differential Signal)標(biāo)準(zhǔn)是一種小振幅差分信號技術(shù)，它使用非常低的幅度信號(100～450 mV)。通過一對平行的PCB走線或平衡電纜傳輸數(shù)據(jù)。在兩條平行的差分信號線上流經(jīng)的電流方向相反，噪聲信號同時(shí)耦合到兩條線上，而接收端只關(guān)心兩信號的差值，于是噪聲被抵消。由于兩條信號線周圍的電磁場也互相抵消，故差分信號傳輸比單線信號傳輸電磁輻射小很多，從而提高了傳輸效率并降低了功耗。 LVDS的輸入與輸出都是內(nèi)部匹配的，采用直連方式即可，連接方式如圖4所示。

本設(shè)計(jì)中。A/D轉(zhuǎn)換器選用Mamix公司的MAXl215，該芯片是一款12 bit/250 Ms/s的高速A/D轉(zhuǎn)換器，它具有出色的SNR和SFDR特性，使用250 MHz差分采樣時(shí)鐘，接收差分輸入信號，輸出12位LVDS格式的差分?jǐn)?shù)字信號，提供差分同步時(shí)鐘信號。為了提高測試精度，單端的輸入信號需要轉(zhuǎn)換成差分 模式后再送入A/D，增益調(diào)整及單端到差分轉(zhuǎn)換電路的局部如圖5所示?？紤]阻抗匹配問題，在單端信號轉(zhuǎn)換為差分模式時(shí)，需要在2個(gè)差分線上串聯(lián)50 Ω的匹配電阻，作為LVDS信號的發(fā)送端。

在PCB的設(shè)計(jì)中，對差分線要進(jìn)行特別處理。差分線在走線區(qū)間內(nèi)的實(shí)際布線公差應(yīng)控制在5 mil內(nèi);差分對內(nèi)兩條線之間的距離應(yīng)盡可能小，以使外部干擾為共模特征;要保證每個(gè)差分對內(nèi)的長度相互匹配，以減少信號扭曲;采用電源層作為差分線的信號回路，因?yàn)殡娫雌矫嬗凶钚〉膫鬏斪杩?，可以有效減少噪聲影響。圖6所示為本設(shè)計(jì)PCB的局部。

本設(shè)計(jì)中FPGA作為LVDS信號的接收端，首先需要將A/D輸入的LVDS差分?jǐn)?shù)據(jù)和同步時(shí)鐘信號轉(zhuǎn)換成單信號。此處選用了xilinx公司 的VirtexⅡ-Pro系列FPGA，該系列的FPGA嵌入了高速I/O接口，能實(shí)現(xiàn)超高帶寬的系統(tǒng)芯片設(shè)計(jì)，支持LVDS、LVPECL等多種差分接口，適應(yīng)性很強(qiáng)，為高速數(shù)據(jù)接口提供了完善的解決方案。LVDS差分信號的接收可以通過例化IBUFDS_LVDS這個(gè)模塊來實(shí)現(xiàn)，同時(shí)在程序中設(shè)置使用內(nèi)部的匹配電阻，實(shí)現(xiàn)LVDS的阻抗匹配。差分時(shí)鐘信號由全局時(shí)鐘輸入腳接入FPGA，然后通過調(diào)用xFPGA特有的數(shù)字時(shí)鐘管理模塊(DCM)，將時(shí)鐘轉(zhuǎn)換成單信號并進(jìn)行分頻、移相等處理，作為后續(xù)處理的時(shí)鐘信號。