基于DPWM的高速高精度積分型模數(shù)轉(zhuǎn)換器設(shè)計(jì)

提出一種由單電源供電，基于數(shù)字脈寬調(diào)制(DPWM)原理實(shí)現(xiàn)、高速、高精度、積分型模／數(shù)轉(zhuǎn)換器的方法。通過對(duì)按預(yù)置規(guī)律變化的脈寬調(diào)制信號(hào)實(shí)施低通濾波后與被測(cè)信號(hào)比較的方法，實(shí)現(xiàn)模／數(shù)轉(zhuǎn)換，避免了高精度模／數(shù)轉(zhuǎn)換器模擬電路設(shè)計(jì)的復(fù)雜性，并可達(dá)到較高的精度。該方法采用快速搜索算法后可進(jìn)一步提高轉(zhuǎn)換速度，且可方便地由單片機(jī)、DSP，F(xiàn)PGA等實(shí)現(xiàn)，還可為芯片集成提供有益的方法。
關(guān)鍵詞：數(shù)字脈寬調(diào)制；積分型模／數(shù)轉(zhuǎn)換器；可編程門陣列；脈寬調(diào)制信號(hào)

0 引 言
采用數(shù)字信號(hào)處理可方便地實(shí)現(xiàn)各種先進(jìn)的自適應(yīng)算法，完成模擬電路無(wú)法實(shí)現(xiàn)的功能，因此越來(lái)越多的模擬信號(hào)處理正在被數(shù)字化。目前，應(yīng)用較多的模／數(shù)轉(zhuǎn)換器主要有積分型、逐次逼近型和∑-△型模／數(shù)轉(zhuǎn)換器。積分型A／D轉(zhuǎn)換器一般采用雙斜積分方式，其原理是將輸入電壓轉(zhuǎn)換成時(shí)間(脈沖寬度信號(hào))或頻率(脈沖頻率)，然后由定時(shí)器／計(jì)數(shù)器獲得數(shù)字值。優(yōu)點(diǎn)是用簡(jiǎn)單電路就能獲得高分辨率；缺點(diǎn)是由于轉(zhuǎn)換精度依賴于積分時(shí)間，轉(zhuǎn)換速率較低。∑-△型A／D轉(zhuǎn)換器由積分器、比較器、1位D／A轉(zhuǎn)換器和數(shù)字濾波器等組成，其原理上近似于積分型，將輸入電壓轉(zhuǎn)換成時(shí)間(脈沖寬度)信號(hào)，經(jīng)數(shù)字濾波器處理后得到數(shù)字值。電路的數(shù)字部分基本上容易芯片化，因此容易做到高分辨率，但成本較高，整體芯片化較難?，F(xiàn)有A／D轉(zhuǎn)換器的原理對(duì)相關(guān)模擬器件的性能及參數(shù)要求較高，不便于集成。在需要A／D轉(zhuǎn)換的應(yīng)用中一般很難將高性能的A／D進(jìn)行集成，需要購(gòu)買相應(yīng)的IP核；雙斜積分型A／D等的原理因?yàn)樾枰?fù)參考電壓進(jìn)行反向積分，一般需要雙電源供電或負(fù)電壓基準(zhǔn)，這給很多應(yīng)用帶來(lái)不便，影響通用性，且速度較慢，一般不支持通訊和顯示二者并存的功能。為了解決上述問題，采用DPWM技術(shù)進(jìn)行模／數(shù)轉(zhuǎn)換，一方面為缺乏A／D資源的MCU，F(xiàn)PGA等應(yīng)用提供便利的解決方案，另一方面本方案對(duì)模擬器件的性能無(wú)特殊要求，便于集成，可用于芯片的制造，且成本較低，可適用于單電源工作，采用快速搜索算法后可使轉(zhuǎn)換速率提高，同時(shí)具備通訊和顯示二者并存的功能。

1 高速高精度積分型模／數(shù)轉(zhuǎn)換器原理
這里采用的轉(zhuǎn)換器，其基本的工作原理是通過DP-WM模塊產(chǎn)生脈寬信號(hào)(DPWM)。該信號(hào)通過簡(jiǎn)單的RC低通濾波器進(jìn)行濾波后，通過比較器與被檢測(cè)信號(hào)比較、處理再經(jīng)比較器發(fā)出。最后通過邏輯運(yùn)算模塊對(duì)上述比較器發(fā)出的信號(hào)進(jìn)行拾取、分析，得到被檢測(cè)信號(hào)的相關(guān)信息，并發(fā)送給通訊模塊及顯示模塊，具體方案如圖1所示。該轉(zhuǎn)換器采用DPWM原理實(shí)現(xiàn)，其發(fā)出信號(hào)的占空比與被測(cè)量有確定的對(duì)應(yīng)關(guān)系，避免了高精度模／數(shù)轉(zhuǎn)換器模擬電路設(shè)計(jì)的復(fù)雜性，采用快速搜索算法后可使轉(zhuǎn)換速率提高。

1．1 數(shù)字脈寬調(diào)制模塊設(shè)計(jì)
該轉(zhuǎn)換器的核心控制部分可由單片機(jī)、DSP，F(xiàn)P-GA等實(shí)現(xiàn)。主要完成DPWM的發(fā)生、模擬信號(hào)的測(cè)量及A／D轉(zhuǎn)換結(jié)果的顯示控制。該設(shè)計(jì)原型采用Cy-cloneⅡFPGA為控制芯片，其程序的整體結(jié)構(gòu)如圖2所示。

具體工作過程：通過鎖相環(huán)得到高速時(shí)鐘，用于產(chǎn)生高分辨率的DPWM信號(hào)；利用按一定規(guī)律調(diào)整占空比的DPWM信號(hào)實(shí)現(xiàn)外部電容電壓的控制，與輸入模擬量信號(hào)比較，直到比較器翻轉(zhuǎn)，此時(shí)的Duty×Vref即為A／D轉(zhuǎn)換結(jié)果。在系統(tǒng)中，輸入50 MHz時(shí)鐘，通過鎖相環(huán)倍頻到400 MHz，A／D轉(zhuǎn)換精度達(dá)到165μV，具體設(shè)計(jì)如圖3所示，其信號(hào)功能如表1所示。

1．2 DPWM發(fā)生器設(shè)計(jì)
DPWM發(fā)生模塊通過實(shí)時(shí)更新的占空比設(shè)定值，發(fā)出高分辨率的DPWM信號(hào)。在該系統(tǒng)中，DPWM信號(hào)的頻率為20 kHz，DPWM精度為20 000個(gè)時(shí)鐘周期／占空比。如圖4所示，其信號(hào)功能如表2所示。