基于多軟件平臺(tái)協(xié)同工作的FIR濾波器設(shè)計(jì)

從仿真的結(jié)果看，FIR濾波器輸入信號(hào)上面疊加的帶外信號(hào)得到有效濾除，效果為理想。
但是由于EDA工具軟件(諸如QuartusⅡ和ModelSim)不能直接處理MATLab的．mdl文件，這就需要一個(gè)轉(zhuǎn)換過(guò)．mdl)轉(zhuǎn)化成通用的硬件描述語(yǔ)言——VHDL文件。轉(zhuǎn)化后獲得的HDL文件是基于RTL級(jí)的，即可綜合的VHDL描述。然后對(duì)VHDL的RTL代碼和仿真文件進(jìn)行綜合、編譯適配及仿真。
2．3 后端模擬部分
信號(hào)經(jīng)過(guò)FIR數(shù)字濾波以后，生成的數(shù)字信號(hào)經(jīng)過(guò)ispPAC20內(nèi)部D／A轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，然后通過(guò)ispPAC20內(nèi)部器件進(jìn)行最后的模擬濾波，濾除信號(hào)中的疊加的某些高頻分量，經(jīng)過(guò)實(shí)際驗(yàn)證，得到的信號(hào)能夠滿足設(shè)計(jì)要求。
2．4 系統(tǒng)整體功能的實(shí)現(xiàn)
將原始信號(hào)經(jīng)過(guò)ispPAC20的IN1口輸入，經(jīng)過(guò)內(nèi)部程序的緩沖以及預(yù)濾波作用之后，將信號(hào)輸入到比較器ep1的比較端口，然后與8位逐次逼近寄存器(SAR)輸出的數(shù)字量經(jīng)過(guò)內(nèi)部D／A轉(zhuǎn)換器輸出的信號(hào)進(jìn)行比較，從而完成從模擬信號(hào)到數(shù)字信號(hào)的轉(zhuǎn)換過(guò)程。經(jīng)過(guò)FPGA對(duì)轉(zhuǎn)換后的數(shù)字信號(hào)的濾波處理之后，從FPGA的管腳輸出，再通過(guò)后端ispPAC20的D／A轉(zhuǎn)換器以及內(nèi)部的運(yùn)放以及輸出濾波等程序，將信號(hào)從ispPAC 20輸出，從而完成系統(tǒng)的整個(gè)功能。

3 結(jié)束語(yǔ)
本系統(tǒng)改變了傳統(tǒng)的只用硬件電路設(shè)計(jì)的方法，系統(tǒng)中前端模擬部分和后端模擬部分均采用可編程模擬器件(ispPAC)實(shí)現(xiàn)，使用高度集成化芯片，系統(tǒng)的可靠性與穩(wěn)定性有所提高，而且利用FPGA可以根據(jù)自己的要求重復(fù)配置各種精度和特性的FIR濾波器，使設(shè)計(jì)更為靈活，但由于利用ispPAC20和FPGA構(gòu)建的A／D轉(zhuǎn)換器在轉(zhuǎn)換精度和速率上有一定的限制，所以此系統(tǒng)在實(shí)際工程應(yīng)用中還存在一定的局限性。