多個(gè)AD9779TxDAC器件的同步

簡(jiǎn)介

　　AD9779 TxDAC的DAC輸出采樣速率最高可達(dá)1 GSPS.在某些應(yīng)用中，例如需要波束導(dǎo)引的應(yīng)用，用戶(hù)可以同步多個(gè)AD9779.因此，當(dāng)AD9779以接近最高速度工作時(shí)，TxDAC時(shí)序特性變得至關(guān)重要。

　　本應(yīng)用筆記不討論AD9779運(yùn)作涉及到的全部細(xì)節(jié)。若要全面了解其內(nèi)部數(shù)字引擎，用戶(hù)應(yīng)參閱AD9779數(shù)據(jù)手冊(cè)。本應(yīng)用筆記擴(kuò)展了SYNC_I的使用，使多個(gè)AD9779器件實(shí)現(xiàn)相同的REFCLK/DATACLK同步。

　　在傳統(tǒng)的插值TxDAC中，當(dāng)DAC采用DAC輸出采樣速率時(shí)鐘驅(qū)動(dòng)時(shí)，會(huì)產(chǎn)生兩個(gè)問(wèn)題。第一，可能難以確定輸入數(shù)據(jù)在哪一個(gè)DACCLK沿鎖存。多數(shù)DAC解決這一問(wèn)題的方法是提供一個(gè)DATACLK信號(hào)輸出，以指示輸入寄存器鎖存沿的位置。第二個(gè)問(wèn)題發(fā)生于用戶(hù)試圖同步多個(gè)TxDAC時(shí)，這是本應(yīng)用筆記的主題。多個(gè)器件的DATACLK輸出并不保證同步，上電時(shí)僅靠器件本身不大可能實(shí)現(xiàn)同步。AD9779解決這一問(wèn)題的方法是為數(shù)據(jù)同步提供第二個(gè)時(shí)鐘，該時(shí)鐘稱(chēng)為SYNC_I,是AD9779的一路輸入，可以用來(lái)同步多個(gè)AD9779的輸入數(shù)據(jù)鎖存。

　　本應(yīng)用筆記將詳細(xì)說(shuō)明用于同步多個(gè)AD9779器件的數(shù)字?jǐn)?shù)據(jù)輸入的方法。DAC輸出的相位對(duì)齊通過(guò)設(shè)計(jì)保證，精度小于一個(gè)DACCLK輸出周期。然而，由于輸出延遲不匹配（室溫下及冷熱溫度下），多個(gè)DAC輸出的相位對(duì)齊可能存在細(xì)微的不一致，本應(yīng)用筆記不討論這一問(wèn)題。

　　同步方案

　　同步多個(gè)AD9779 DAC有兩種方案。在第一種方案中，一個(gè)器件用作主器件，其余器件用作從器件。在第二種方案中，所有器件都是從器件。兩種方案具有相同的時(shí)序限制，不存在性能權(quán)衡。主/從模式和從模式的框圖分別如圖1和圖2所示。



圖1. 主/從SYNC_I/O分配



圖2. 從SYNC_I分配

同步詳解

　　工作中，差分時(shí)鐘信號(hào)驅(qū)動(dòng)所有主器件和從器件的AD9779 REFCLK輸入。REFCLK輸入接收器是一個(gè)高增益差分放大器，各差分輸入需要接近400 mV的共模輸入電平和至少400 mV p-p的擺幅。

　　如果選定了主器件，可以使能主器件的差分LVDS輸出信號(hào)，該信號(hào)稱(chēng)為SYNC_O+和SYNC_O?.通過(guò)寄存器0x07的位5,可以將SYNC_O設(shè)置為在DACCLK的上升沿或下降沿觸發(fā)。SYNC_O還有一個(gè)可編程的延遲，可以通過(guò)寄存器0x04的位0 （MSB）和寄存器0x05的位[7:4] （LSB）設(shè)置。SYNC_O通過(guò)將同步驅(qū)動(dòng)器使能位（寄存器0x07的位6）置1而使能。SYNC_O信號(hào)速度可以是REFCLK速度的整數(shù)除數(shù)，通過(guò)寄存器0x04的位[3:1]設(shè)置。主器件的REFCLK輸入和SYNC_O信號(hào)的可能時(shí)序情況如圖3所示。


圖3. DACCLK SYNC_O時(shí)序

　　SYNC_O驅(qū)動(dòng)器和SYNC_I接收器規(guī)定用于LVDS電平（參見(jiàn)AD9779數(shù)據(jù)手冊(cè)）。

　　驅(qū)動(dòng)多個(gè)AD9779器件的CMOS數(shù)字?jǐn)?shù)據(jù)輸入的并行數(shù)字輸入總線(xiàn)在時(shí)間上應(yīng)均衡。如果多條數(shù)據(jù)總線(xiàn)不均衡，可以利用AD9779的編程能力，通過(guò)DATA_CLOCK_DELAY（寄存器0x04的位[7:4]）以大約180 ps的增量偏移各AD9779的鎖存時(shí)間。AD9779無(wú)法補(bǔ)償單條數(shù)據(jù)總線(xiàn)中包含的位偏斜。

　　在所有AD9779器件上，SYNC_I、REFCLK輸入與CMOS數(shù)字輸入數(shù)據(jù)之間都存在建立保持關(guān)系。AD9779數(shù)據(jù)手冊(cè)的時(shí)序信息部分說(shuō)明了這些時(shí)序關(guān)系。

　　SYNC_O和SYNC_O_DELAY的推薦應(yīng)用是利用SYNC_O_DELAY來(lái)均衡SYNC_I和REFCLK的時(shí)序，確保其時(shí)序關(guān)系有效。

　　SYNC_I具有其自己的可編程延遲，可以通過(guò)寄存器0x05的位0 （MSB）和寄存器0x06的位[7:4] （LSB）設(shè)置。SYNC_I_DELAY可以用于均衡不理想或者選用圖2所示電路的應(yīng)用中。SYNC_I通過(guò)將同步接收器使能位（寄存器0x07的位7）置1而使能。

　　表1顯示了增量延遲SYNC_O_DELAY和SYNC_I_DELAY,這些延遲可以通過(guò)SPI寄存器設(shè)置。

表 1



圖4所示為用于同步多個(gè)AD9779的內(nèi)部電路框圖。在可編程的延遲后，SYNC_I信號(hào)得到處理，使得對(duì)于SYNC_I的每個(gè)上升沿，只剩下一個(gè)長(zhǎng)度為DACCLK周期的脈沖。注意在這種情況下，DACCLK代表AD9779 DAC的內(nèi)部采樣速率時(shí)鐘，它可以與REFCLK相同，具體取決于對(duì)AD9779的編程。長(zhǎng)度為DACCLK周期的該單一脈沖驅(qū)動(dòng)圖4中的5位分頻器的負(fù)載信號(hào)。分頻器延遲邏輯的5信號(hào)輸出代表所有插值速率的可能DATACLK信號(hào)，包括使能零填充的可能性。通過(guò)設(shè)置DACCLK偏移寄存器，圖4中的位1至位4可以DACCLK周期為增量進(jìn)行延遲。5位分頻器的內(nèi)部時(shí)序、負(fù)載信號(hào)的影響和DACCLK偏移值如圖6所示。



圖4. AD9779多DAC同步電路框圖

　　邊沿檢測(cè)器還驅(qū)動(dòng)誤差檢測(cè)電路，圖5更詳細(xì)地顯示了該電路。可編程誤差檢測(cè)電路可以用來(lái)測(cè)量時(shí)序裕量，如果超出時(shí)序裕量，將產(chǎn)生中斷。