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          超高速模數(shù)轉(zhuǎn)換器

          作者: 時(shí)間:2011-12-14 來(lái)源:網(wǎng)絡(luò) 收藏

          840mV-560mV=280mV.

          29=512步幅

          280mV/512=546.88μV


          此微調(diào)允許比上述要求大0.2%的增益匹配。


          相鄰?fù)ǖ篱g的偏移失配將產(chǎn)生誤差電壓,導(dǎo)致Fs/2處發(fā)生偏移雜散信號(hào)。由于偏移雜散信號(hào)位于尼奎斯特頻帶邊沿,雙通道系統(tǒng)的設(shè)計(jì)人員通??梢該?jù)此計(jì)劃系統(tǒng)頻率,并著力于增益和相位匹配。


          但是,假設(shè)需要的偏移匹配也是1/2LSB,ADC083000的輸入偏移可以使用9位分辨率從標(biāo)稱零偏移線性且單調(diào)的調(diào)整為45mV偏移。因此,每個(gè)編碼步幅提供0.176mV偏移,9位分辨率實(shí)現(xiàn)1/2LSB精確度。


          數(shù)字輸出的同步化


          從兩個(gè)輸出的數(shù)據(jù)流同步化對(duì)于實(shí)現(xiàn)優(yōu)異采樣速度和帶寬組合至關(guān)重要。也就是說(shuō),如果各轉(zhuǎn)換器間未實(shí)現(xiàn)輸出同步,就無(wú)法采集有意義的數(shù)據(jù)。千兆采樣率可多路分離輸出數(shù)據(jù),以降低數(shù)字輸出數(shù)據(jù)傳輸率。用戶可以選擇使數(shù)據(jù)傳輸率分離為1/2或1/4,這取決于采用的FPGA技術(shù)的處理能力。


          輸出采集時(shí)鐘(DCLK)也被分離,可在SDR或DDR模式中配置。但是,多路分離帶來(lái)新的考量問(wèn)題,因?yàn)楝F(xiàn)在增加了輸入采樣時(shí)鐘和各DCLK輸出之間的協(xié)調(diào)不確定性。為了克服這個(gè)問(wèn)題,ADC083000可以精確復(fù)位采樣時(shí)鐘輸入與DCLK輸出的關(guān)系,這由用戶提供的DCLK_RST脈沖確定。這允許一個(gè)系統(tǒng)中采用多個(gè)模數(shù)轉(zhuǎn)換器,使其DCLK(和數(shù)據(jù))輸出在與采樣共享輸入時(shí)鐘相同的時(shí)間點(diǎn)躍遷,從而實(shí)現(xiàn)多個(gè)模數(shù)轉(zhuǎn)換器之間的同步。


          數(shù)字交替方法

          模擬校準(zhǔn)是實(shí)現(xiàn)高動(dòng)態(tài)范圍、高整體集成解決方案的行之有效的方法,其集成的時(shí)鐘相位、增益和偏移調(diào)整功能可提供高精確度。


          模擬校準(zhǔn)的可行替代方法是用于交替數(shù)據(jù)的數(shù)字校正算法。此方法尋求在數(shù)字域校正數(shù)據(jù)轉(zhuǎn)換器失配,而不需要任何模擬偏移、增益或相位校正。理論上,這些算法可獨(dú)立工作,不需要實(shí)現(xiàn)校準(zhǔn)或了解輸入信號(hào)。此外,數(shù)字偏移、增益和相位校正因素的匯合時(shí)間也是關(guān)鍵系統(tǒng)指標(biāo)。


          SP Devices公司開(kāi)發(fā)的算法經(jīng)過(guò)驗(yàn)證是符合這些條件的一種數(shù)字后處理方法。SP Devices的ADX技術(shù)持續(xù)提供模數(shù)轉(zhuǎn)換器的增益、偏移和時(shí)間偏差誤差的后臺(tái)估計(jì)值,而不需要任何特殊校準(zhǔn)信號(hào)或后期微調(diào)。此算法對(duì)于校正靜態(tài)和動(dòng)態(tài)失配誤差很有效。


          ADX技術(shù)估計(jì)誤差,并使用抑制的全部失配誤差重新構(gòu)建信號(hào)。IP-core的誤差校正算法對(duì)于任何輸入信號(hào)類型均有效。該數(shù)字信號(hào)處理的結(jié)果超出ADX核心的時(shí)間交替頻譜,并消除了與失配相關(guān)的明顯交替失真雜散信號(hào)。


          配備兩個(gè)ADC0830003GSPS、8位模數(shù)轉(zhuǎn)換器的美國(guó)國(guó)家半導(dǎo)體參考板展示了SP Devices的算法。數(shù)據(jù)轉(zhuǎn)換器使用板上FPGA中內(nèi)嵌的ADX技術(shù)實(shí)現(xiàn)交替。圖3為7GSPS數(shù)字化卡的框圖。

          圖3:含LMX2531和LMH6554的ADQ108系統(tǒng)框圖。

          圖3:含LMX2531和LMH6554的ADQ108系統(tǒng)框圖。


          圖4是SPDevicesADQ108數(shù)據(jù)采集卡的輸出頻譜性能圖。值得注意的是雜散峰值部分是由于諧波失真所致,交替雜散信號(hào)已大幅減少。關(guān)于數(shù)據(jù)采集卡的其他詳細(xì)信息,請(qǐng)參見(jiàn):http://spdevices.com/index.php/adq108。

          圖4:采用ADX技術(shù)的模數(shù)轉(zhuǎn)換器組合頻譜。

          圖4:采用ADX技術(shù)的模數(shù)轉(zhuǎn)換器組合頻譜。


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