3種二進(jìn)制序列信號(hào)檢測(cè)器的實(shí)現(xiàn)方案

　　既然用移位寄存器可以實(shí)現(xiàn)序列信號(hào)檢測(cè)，那么用集成移位寄存器加少量門電路同樣可以實(shí)現(xiàn)，而且電路可靠性更高。用4位集成移位寄存器74LS194，實(shí)現(xiàn)的序列1001檢測(cè)器，如圖6所示。

　　圖6 用集成移位寄存器構(gòu)成序列碼檢測(cè)器

　　4 當(dāng)序列不可重疊時(shí)的電路設(shè)計(jì)

　　用以上3種方法設(shè)計(jì)出的電路，都是可序列重疊的序列碼檢測(cè)器，若要求被檢測(cè)的序列不可重疊，則在方法1中，只需要根據(jù)實(shí)際情況修改狀態(tài)轉(zhuǎn)換表即可。后面的設(shè)計(jì)原理及步驟不變。這種設(shè)計(jì)方法存在的問題仍然是當(dāng)待檢測(cè)的序列位數(shù)較長(zhǎng)時(shí)，設(shè)計(jì)工作量大、電路可靠性降低。在采用第2、第3種方法設(shè)計(jì)時(shí)，需增加部分控制電路，為保證輸入與時(shí)鐘的同步性，需要使得每當(dāng)檢測(cè)出一個(gè)序列時(shí)，直接將序列的下一位置入寄存器最低位，同時(shí)置寄存器其余各位為序列碼最后一位的反碼以消除重疊代碼的影響。此外再用一個(gè)鎖存器使輸出高電平多保持0.5個(gè)時(shí)鐘周期，其優(yōu)點(diǎn)是：可以消除移位過程中的競(jìng)爭(zhēng)冒險(xiǎn)，使得輸出波形更穩(wěn)定、電路可靠性更高，電路如圖7所示。

　　圖7 用移位寄存器構(gòu)成的序列不可重疊的序列碼檢測(cè)器